[发明专利]在场效应晶体管中形成不对称叠加电容的结构和方法

说明书

技术领域

本发明一般涉及半导体器件处理技术，更特别地，涉及用于在场效应晶体管(FET)中形成不对称叠加电容的结构和方法。

背景技术

在半导体器件的制造中，存在恒定推动力以增加诸如微处理器、存储器件等的某些集成电路器件的操作速度。该推动力由消费者对于在日益增大的速度操作的计算机和其他电子设备的要求所刺激。作为针对增加的速度的要求的结果，诸如晶体管的半导体器件的尺寸不断减少。例如，在诸如场效应晶体管(FET)的器件中，仅举几个例子，诸如沟道长度、结深和栅极电介质厚度的器件参数都持续按比例缩小。

通常而言，FET的沟道长度越小，晶体管将操作越快。此外，通过减少典型晶体管的组件的大小和/或规模，可以在给定量的晶片面积上制造的晶体管的密度和数量也增加，因此降低了每晶体管的总成本以及包括这种晶体管的集成电路器件的成本。

不幸地，减少晶体管的沟道长度也增加了在长沟道晶体管中相对不重要的“短沟道”效应以及“边缘效应”。除其他之外，短沟道效应的一个例子包括当假设晶体管处于“截止”或非导通状态时增加的漏极到源极的泄漏电流，该增加的漏极到源极的泄漏电流是由于相对于较短沟道长度而言的扩大的耗尽区引起的。此外，也会不利地影响晶体管性能的边缘效应之一是称为密勒电容的效应。密勒电容是寄生叠加电容(C_OV)，其是由于掺杂的多晶硅栅电极和栅极电介质引起的，其中该栅极电介质(几乎总是)与FET的重掺杂源极/漏极区和/或轻掺杂源极/漏极扩展(SDE)区(如果存在)的导电部分叠加。

此外，由于晶体管尺寸按比例缩小，栅极到源极/漏极扩展叠加需要保持相对恒定，使得可以维持驱动电流。例如，叠加的约20nm/侧的最小值是防止晶体管驱动电流(I_dsat)下降所必需的。当叠加太小时，在扩展和沟道之间将创建高阻区。随着器件变得更小，源极扩展到漏极扩展的距离变得更窄，导致了严重的击穿问题。

因此，期望能够制造一种FET器件，其在器件的栅极和源极之间维持低串联电阻，而同时最小化由于过度的栅极到漏极的叠加形成的不利结果，例如短沟道效应、热载流子效应、击穿和寄生密勒电容。

发明内容

通过用于形成用于半导体器件的不对称隔离物(spacer)结构的方法克服或减轻了现有技术的上述缺陷和不足。在示范性实施方式中，该方法包括在置于半导体衬底之上的至少一对相邻隔开的栅极结构之上形成隔离物层。栅极结构被隔开，使得所述隔离物层在栅极结构之间的区域中以第一厚度形成并且在别处以第二厚度形成，第二厚度大于所述第一厚度。蚀刻隔离物层，使得针对该一对相邻隔开的栅极结构形成不对称隔离物结构。

在另一实施方式中，用于形成用于半导体器件的场效应晶体管(FET)结构的方法包括在半导体衬底之上形成至少一对相邻隔开的栅极结构，以及在相邻隔开的栅极结构之上形成隔离物层。栅极结构被隔开，使得所述隔离物层在栅极结构之间的区域中以第一厚度形成并且在别处以第二厚度形成，所述第二厚度大于所述第一厚度。蚀刻隔离物层使得形成与该一对相邻隔开的栅极结构的侧壁相邻的不对称隔离物结构，以及使衬底注入有根据不对称隔离物结构而具有不对称特征的掺杂区。

在又一实施方式中，用于形成用于半导体器件的场效应晶体管(FET)结构的方法包括在半导体衬底之上形成至少一对相邻隔开的栅极结构，形成邻近该一对相邻隔开的栅极结构的侧壁的偏移隔离物，以及在衬底中形成扩展区。在偏移隔离物、栅极结构和衬底之上形成第二隔离物层。对第二隔离物层进行中性物类(neutralspecies)的单个的、有角度的离子注入，该有角度的离子注入源自单一方向。蚀刻第二隔离物层，其中对进行所述有角度的离子注入的第二隔离物层的部分以快于其未暴露部分的速率进行蚀刻，从而形成邻近偏移隔离物的不对称第二隔离物。然后使衬底注入有源极和漏极区。

在又一实施方式中，场效应晶体管(FET)器件包括：在半导体衬底之上形成的栅极结构；在栅极结构的侧壁上形成的第一对隔离物结构；以及邻近第一对隔离物结构形成的第二对隔离物结构，第二对隔离物结构相对彼此具有不对称厚度。在栅极结构的一侧注入源极区及其扩展，以及在栅极结构的另一侧注入漏极区及其扩展。根据第二对隔离物结构的所述不对称厚度，源极区的扩展的长度与漏极区的扩展的长度不同。

附图说明

参照示范性附图，其中类似元件在多个附图中以类似标号标记：

图1至图3是示出根据本发明示范性实施方式的FET器件中不对称源极和漏极叠加区的形成的一系列截面图；