[发明专利]半导体衬底及其制造方法

说明书

技术领域

本发明涉及在如三维结构的MOSFET或超级结MOSFET那样利用了在衬底深度方向上以高纵横比所形成的沟槽(trench)的半导体装置制造中适用的半导体衬底及其制造方法。

背景技术

目前已知利用了在衬底的深度方向上以高纵横比所形成的沟槽的半导体装置，如利用了沟槽的三维结构的MOSFET(例如，参考专利文献1)或超级结MOSFET(例如，参考专利文献2)。在这样结构的半导体装置中，在沟槽内埋设外延膜，由此，形成高纵横比的杂质扩散层是有效的(例如，参考专利文献3、4)。

专利文献1：特开2001-274398号公报

专利文献2：特开2003-124464号公报

专利文献3：特开2001-196573号公报

专利文献4：特开2005-317905号公报

发明内容

发明所要解决的课题

在通过在沟槽内埋设外延膜来形成高纵横比的杂质扩散层的情况下，例如，考虑如下的制造方法。图8是示出该制造步骤的一例的截面图。

首先，如图8(a)所示，准备在N⁺型衬底101的表面上形成有N^-型层102的半导体衬底，如图8(b)所示，对于N^-型层102的器件形成区域使用未图示的掩模来形成多个高纵横比的沟槽103。此时，同时还在器件形成区域外的定位(alignment)区域形成沟槽104，作为后续步骤中的定位标记。并且，如图8(c)所示，为了埋入沟槽103，在掺杂杂质的条件下，生长外延膜105。之后，如图8(d)所示，进行使在沟槽103的上部形成的外延膜105平坦化而消除台阶差的平坦化处理步骤，由此，形成杂质扩散层106。

这样，在通过在沟槽103内埋设外延膜105而形成高纵横比的杂质扩散层106的情况下，在平坦化处理步骤中使外延膜105的台阶差平坦化。

但是，在将外延膜105埋设在沟槽103中时，将其也埋设于在定位区域所形成的沟槽104中，在平坦化处理步骤后，沟槽104的台阶差也消失。并且，外延膜105对成为基底层的衬底或硅层以单晶生长，所以，在形成于定位区域上的沟槽104内单晶也与非多晶硅不同，光学地或者由激光器(He-Ne)识别由单晶构成的N⁺型衬底101或N^-型层102的界面是困难的。因此，仅存在杂质扩散层。在这样的单晶杂质扩散层中，使用氧化膜或形成在定位区域上的沟槽104作为定位标记，存在不能够进行后续步骤中的定位的问题。

另一方面，在现有的半导体衬底的制造方法中，通过将外延膜多次地埋入预先形成的沟槽内而形成高纵横比的扩散层，所以，提高纵横比显然有一定限度。并且，超过该限度而提高沟槽的纵横比时，在沟槽内的埋入外延膜中产生埋入不良(空隙)，产生空隙时，在该空隙的上部产生下剥(flake down)而耐压减小，存在元件性能降低的麻烦。

特别是，在N型区域和P型区域交替且与电流方向垂直排列的上述超级结结构(P/N列结构)中，为了提高其耐压，需要加深沟槽的深度，但是，由于沟槽深度加深，其结果是，纵横比变高，在沟槽内的埋入外延膜中产生埋入不良(空隙)时，伴随着由埋入不良(空隙)所引起的结晶缺陷的产生，导致耐压结漏泄成品率下降，或者抗蚀剂在沟槽中的埋入不良处残留，导致步骤内污染。

本发明第一目的是提供一种使外延膜平坦化地形成杂质扩散层之后形成能够在定位中使用的定位标记的半导体衬底及其制造方法。

本发明第二目的是提供一种能够避免在埋入到沟槽内的外延膜中产生空隙的半导体衬底的制造方法。

解决问题的技术方案

为了实现上述第一目的，本发明的第一特征在于，具有由单晶半导体构成的衬底(1)和形成在衬底表面上且由单晶构成的半导体层(2)，在衬底的与器件形成区域不同的定位区域，在衬底中形成成为定位标记的空隙(3)。

在这样结构的半导体衬底中，能够对于由单晶半导体构成的衬底例如光学地识别形成在定位区域的空隙，所以，将该空隙用作定位标记，在半导体衬底所具有的半导体层上形成沟槽等，由此，可以在制造三维结构的MOSFET或超级结MOSFET这样的半导体装置时取得定位。

此外，本发明的第二特征在于，具有由单晶半导体构成的衬底(21)和形成在衬底表面上且由单晶构成的半导体层(22)，在半导体层的与器件形成区域不同的定位区域，在半导体层中形成成为定位标记的空隙(25)。

这样，在半导体层中形成成为定位标记的空隙的状态下，也能够得到与上述第一特征相同的效果。