[发明专利]在矩阵拓扑中包括多个集成电路存储器器件和多个缓冲器器件的存储器模块

说明书

技术领域

本发明总体涉及集成电路器件、这种器件的高速信令、存储器器 件以及存储器系统。

背景技术

一些当代的趋势预言：处理器，诸如通用微处理器和图形处理器， 将继续增大对系统存储和数据带宽的要求。通过在应用中使用诸如多 核处理器架构和多图形流水线的并行机制，处理器应当能够以被预测 为在未来10年里每3年增大一倍的速度拉动系统带宽的增长。动态 随机访问存储器(“DRAM”)中存在若干主要趋势，这些趋势可能 使DRAM出奇昂贵并且对跟上增长的数据带宽要求和系统存储要求 提出挑战。例如，相对于给定DRAM技术节点中特征尺寸改进的晶 体管速度，以及使DRAM技术适应给定DRAM裸片的更大存储密度 所需的增大的成本都对DRAM技术跟上增大的数据带宽要求和系统 容量要求的速度产生不利影响。

附图说明

在附图中通过示例而非限制的方式对实施方式进行了描述，在附 图中，类似的附图标记表示类似的元件，其中：

图1示出了包括多个集成电路存储器器件和多个集成电路缓冲器 器件的存储器模块拓扑；

图2示出了具有分离的多分支控制/地址总线的存储器模块拓扑；

图3示出了具有单个多分支控制/地址总线的存储器模块拓扑；

图4示出了在每个集成电路缓冲器器件和存储器模块连接器接口 之间提供数据的存储器模块拓扑；

图5示出了包括多个集成电路存储器器件和多个集成电路缓冲器 器件的、具有用于控制和地址信息的集成电路缓冲器器件的存储器模 块拓扑；

图6示出了图5存储器模块拓扑中控制/地址信号通路的终端器 (termination)；

图7示出了图5存储器模块拓扑中数据信号通路的终端器；

图8示出了图5存储器模块系统中分离的控制/地址信号通路的终 端器；

图9A示出了包括多个集成电路存储器器件和多个集成电路缓冲 器器件的存储器模块拓扑顶视图；

图9B示出了包括多个集成电路存储器器件和多个集成电路缓冲 器器件的存储器模块拓扑侧视图；

图9C示出了包括多个集成电路存储器器件和多个集成电路缓冲 器器件的存储器模块拓扑底视图；

图10是示出了具有多个集成电路存储器裸片和集成电路缓冲器 裸片的器件拓扑框图；

图11示出了具有多个集成电路存储器裸片和集成电路缓冲器裸 片的多芯片封装(“MCP”)器件；

图12示出了具有多个集成电路存储器裸片的封装器件和具有缓 冲器裸片的另一个封装器件；两个封装在单个堆叠封装(“POP”) 器件中被堆叠并容纳在一起；

图13示出了具有多个集成电路存储器器件和部署在柔性带上的 缓冲器器件的器件；

图14示出了具有并排布置并容纳在封装中的多个集成电路存储 器裸片和缓冲器裸片的器件；

图15示出了具有容纳在单独封装中、并被一起集成到更大的POP 器件中的多个集成电路存储器裸片和缓冲器裸片的器件；

图16示出了包括串行存在检测设备(“SPD”)的存储器模块拓 扑；

图17示出了每个数据分片(data slice)都具有SPD的存储器模 块拓扑；

图18是集成电路缓冲器裸片的框图；

图19是存储器器件的框图。

具体实施方式

根据实施方式，存储器模块包括从多个相应的集成电路缓冲器器 件(或裸片)向存储器模块连接器提供数据的多个信号通路，所述集 成电路缓冲器器件(或裸片)从相关的多个集成电路存储器器件(或 裸片)访问数据。在具体实施方式中，每个集成电路缓冲器器件还与 提供控制和/或地址信息的母线信号通路耦合，所述信息指定对至少一 个与各自集成电路缓冲器器件相关联的集成电路存储器器件进行访 问。

根据实施方式，存储器模块连接器包括控制/地址接口部分和数据 接口部分。控制/地址总线将多个集成电路缓冲器器件耦合至控制/地 址接口部分。多个数据信号通路将多个相应的集成电路缓冲器器件耦 合至数据接口部分。每个集成电路缓冲器器件包括：1)与至少一个 集成电路存储器器件耦合的接口，2)耦合至控制/地址总线的接口， 以及3)耦合至多个数据信号通路中的数据信号通路的接口。