[发明专利]位于保护性层顶部上的高密度高Q值电容器

说明书

技术领域

【0001】本发明一般涉及包含高密度高品质因子电容器的电子电路。

背景技术

【0002】由于层内和层间电介质层所用材料的介电常数的限制，典型的半导体装置受到低电容性密度的损害。此外，因为其低介电常数，层内与层间电介质层所用的材料必须比较薄。因此，它们不可以用来制造高密度电容器。典型地，需要使用额外的电容器电介质层来实现高密度电容器。更进一步地，用在常规半导体装置内的电介质材料与金属层一般没有足够的厚度来生成用于高侧壁密度的侧壁构形。

【0003】常规装置的另一个缺点是它们具有低的品质因子，该品质因子也被称作“Q”值。低Q值的一个原因是常规装置使用高电阻金属或多晶硅来连接到电感器。此外，因为金属连线比较薄，所以它们有高电阻。高电阻的另一个原因是铝一般被用作互连金属。铝具有比例如铜更高的电阻率。电容器互联线的高电阻也可以负面地影响电压控制振荡器应用中的相位噪声，并影响插入损耗。

【0004】在某些情况，电容器中的高电压控制电容(VCC)是由用做底部和顶部电极的材料的高电阻率引起的。一个典型的高电阻率电容器电极材料是多晶体硅(“多晶硅”)。多晶硅在施加偏压下易于耗尽，这可以导致减小的整体电容和增大的VCC。

【0005】常规的片上硅(“SOC”)装置一般利用栅多晶硅层和/或金属层作为互联来形成电容器电极。然而在这两种情况中，电容器到衬底紧密的接近会引起电容器的寄生电容的增加。

【0006】因此，本发明解决现有技术的这些和其它问题来为半导体装置提供高密度高Q值的电容器。

发明内容

【0007】依照本发明的实施例，存在一种包含半导体衬底的集成电路，该半导体衬底包含装置元件和互连装置元件并具有最上层的金属化层。该集成电路也可以包括在金属化层上面形成的保护性覆层或涂层，该保护性涂层具有暴露出部分金属化层的多个图案化区域、在保护性涂层上形成的第一导电层和在第一导电层上形成的电介质层。该集成电路还可以包括在电介质层上形成的第二导电层和与第一导电层的末端部分接触的多个侧壁间隔。

【0008】依照本发明的另一个实施例，存在一种制造集成电路的方法。该方法可以包含以下步骤：形成包含装置元件和互连装置元件并具有最上层的金属化层的半导体衬底，在金属化层上面形成保护性涂层，和在金属化层暴露部分的保护性涂层中形成多个图案化区域。该方法也可以包括以下步骤：在保护性涂层上形成第一导电层，在第一导电层上面形成电介质层，在电介质层上面形成第二导电层，以及形成接触第一导电层的末端部分的侧壁间隔。

【0009】依照本发明的又一个实施例，存在一种制造电容器的另一个方法。该方法可以包含以下步骤：形成包含装置元件和互连装置元件并具有最上层的金属化层的半导体衬底，在金属化层上面形成保护性涂层和在暴露出部分金属化层的保护性涂层中形成多个图案化区域。该方法也可以包含以下步骤：在保护性涂层上形成第一导电层，在第一导电层上面形成电介质层，在电介质层上面形成第二导电层并且填充至少一个图案化区域。

附图说明

【0010】图1A-1G是依照本发明的实施例图示说明示例性半导体装置的加工步骤的示意性截面图。

【0011】图2A-2G是依照本发明的另一个实施例图示说明示例性半导体装置的加工步骤的示意性截面图。

【0012】图3显示依照本发明多个实施例的电容与间距之间关系的曲线图。

具体实施方式

【0013】图1A显示具有通过形成金属化层处理的衬底102的示例性半导体装置100。该衬底102包括半导体衬底105和顶端金属化层110。除装置元件外，该底衬可能包括未图示说明的一个或多于一个金属化层。该金属形成导电线路并最终接触其它装置结构。金属化层110包括被层间电介质(ILD)、硅或一些其它材料分开的金属115。依照多个实施例，金属115可以是铝。在其它实施例中，金属115可以是铜。如本领域普通技术人员可以认识到的，金属化层110可以包括一个或多于一个金属化层。在一些情况中，金属115可以是顶级金属区域，例如装置的金属-2层或金属-3层。依照多个实施例，金属115可以是厚金属层，其用作低电阻路径进行路线选择和电源总线连接。在多个实施例中，金属115可以具有从大约0.1μm到大约1.0μm的厚度，而在一些实施例中从大约0.3μm到大约0.6μm。