[发明专利]通过设置假通孔而增加金属化层的附着力的技术

说明书

技术领域

本发明大体上是关于集成电路的形成，且尤是关于包括埋置在介电材料中譬如铜的高导电金属的金属化层的形成。

背景技术

在集成电路中，极大量的电路元件，譬如晶体管、电容器、电阻器等，形成在适当的衬底内或衬底上，通常以大致的平面配置形成。由于大量的电路元件和所需复杂的先进集成电路布局，个别电路元件的电性连接一般不建构在制造电路元件的相同的层级(level)中。一般而言，此等电性连接形成在一个或多个额外的“接线(wiring)”层，亦称之为金属化层。这些金属化层通常包括提供层内(inner level)电性连接的含金属的线，并亦包括称之为通孔(via)的填满了适当金属的多个层间连接(inter-level connection)。通孔提供二个邻接堆叠的金属化层之间的电性连接，其中该含金属的线和通孔亦可共同称之为互连结构(interconnect structure)。

由于在现代集成电路中继续缩小电路元件的特征(feature)尺寸，因此对于指定芯片面积的电路元件的数目(亦即装填密度(packing density))亦增加，因而需要甚至更增加电性互连件的数目，以提供所希望的电路功能。因此，当对于每芯片面积的电路元件的数目变得更大时，堆叠的金属化层的数目可增加且个别线和通孔的尺寸可减小。制造多个金属化层需要解决极富挑战性的问题，譬如多个堆叠层的机械、热和电性可靠性。当集成电路的复杂度增加而引致需要能禁得起适度高的电流密度的导电线时，半导体制造商逐渐增用可有较高电流密度的金属取代已知的金属化金属铝，并因此可以减少互连件的尺寸和因此减少堆叠金属化层的数目。举例来说，铜和其合金为愈益用来取代铝的材料，这是因为当他们与铝相比较时，他们有较高的抗电迁移性(resistance against electromigration)和相当低的电阻率(electricalresistivity)的优越特性。尽管有这些优点，铜和其合金亦呈现关于在半导体设备中的处理和操作的一些缺点。例如，铜不能通过广为接受的沉积方法(譬如化学气相沉积法(CVD))有效地大量应用到衬底上，且亦不能通过常用的各向异性(anisotropic)蚀刻程序来有效地图案化。结果，在制造包含铜的金属化层时，最好是使用所谓的镶嵌(inlaid)或金属镶嵌(damascene)技术(单层和双层)，其中首先敷设介电层，然后图案化以收容沟槽和/或通孔(via)，接着将该等沟槽和/或通孔用铜或铜合金将其填满。

结果依照金属镶嵌法在个别金属化层的介电材料中形成通孔和沟槽的工艺在形成具有基于铜的金属化层的先进的半导体器件期间可显著地影响整体生产良率，此是由于脱层问题(delamination issue)和蚀刻相关几何形状影响(geometry effect)的关系。

参照图1a至1d，现将更详细说明典型的习知制造流程，以便更清楚地说明依照金属镶嵌工艺(例如，双金属镶嵌工艺)涉及在介电材料中形成高度缩小金属线的诸问题，在此工艺中在对应的沟槽连接到各通孔之前先形成该等通孔，其中此方法通常称之为“先通孔/后沟槽(viafirst/trench last)”方法。

图1a示意地显示半导体器件100的剖面图，该半导体器件100包括衬底101，其可以基体(bulk)硅衬底、绝缘层上覆硅(SOI)衬底、等等形式提供，其中该衬底101亦可表示具有譬如晶体管、电容器、线路、电阻器、接触部分等等的个别电路元件形成在其中的器件层。为了方便起见，任何此等电路元件未示在图1a中。器件100包括第一器件区120A和第二器件区120B，其中该第一器件区120A可表示收容金属线和通孔的“内”区，而该第二器件区120B可表示收容在个别金属化层中的大金属区连同在该第一器件区120A中对应的金属线的器件区。例如，测量区等可形成在第二器件区120B中，一般用来评估通过化学机械研磨(chemical mechanical polishing；CMP)去除凹部铜期间发生的所谓浅碟效应(dishing effect)。