[发明专利]全缓冲DIMM读数据替代写确认

说明书

技术领域

本发明一般涉及存储系统、组件和方法，特别是涉及有效地引退 (retire)重放队列中的条目的全缓冲存储控制器。

背景技术

通常使用存储模块来实现常规计算机存储子系统。计算机电路板 装配了具有集成存储控制器或耦合到独立存储控制器的处理器。具有 集成存储控制器或独立存储控制器的处理器通过存储器总线连接到一 个或多个存储模块电连接器(总线也可连接到永久地安装在电路板上 的附加存储器)。按照电连接器中插入的存储模块的数量和存储容量来 配置系统存储器。

当处理器速度增加时，将存储器总线速度压制到多点(通常称作 “多分支(multi-drop)”)存储器总线模型不再保持可行的点。参照图1， 一种现行解决方案使用“点对点”存储器总线模型，该模型使用缓冲 存储模块。在图1中，计算机系统100包括主处理器105，它通过前 端总线108与存储控制器110进行通信，存储控制器110将主处理器 耦合到各种外围装置(除系统存储器之外其余未示出)。存储控制器110 通过高速点对点总线112与第一缓冲存储模块0进行通信。当第二缓 冲存储模块1包含在系统100中时，它与第一存储模块0共享第二高 速点对点总线122。附加高速点对点总线和缓冲存储模块可链接(chain) 在存储模块1之后，以便进一步增加系统存储器容量。

缓冲存储模块0通常属于存储模块。存储模块缓冲器(MMB)146 将模块0连接到主机侧存储信道112和下游存储信道122。多个存储 设备(示出动态随机存取存储设备即“DRAM”、如DRAM 144)通过 存储设备总线(图1中未示出)连接到存储模块缓冲器146，以便为系统 100提供可寻址读/写存储器。作为一示范转储，考虑处理器105需要 访问与位于存储模块1上的物理存储器对应的存储器地址的情况。向 存储控制器110发出存储器请求，然后，存储控制器110在主存储信 道112上发出送往存储模块1的存储器命令。存储控制器110还将对 应于存储器命令的条目115指定到重放队列111中。与先前存储器命 令对应的先前条目可处于队列111中的条目115之前。

为了易处理的原因，仅在满足两个条件之后，才可从队列111中 引退条目115。首先，存储控制器110仅在接收到对应的无差错响应 之后才引退条目。其次，存储控制器110仅在已经引退所有先前条目 时才引退条目。

缓冲存储模块0的MMB 146接收该命令，必要时使它重新同步， 并在存储信道122上将它重新发送给缓冲存储模块1的MMB 148。 MMB 146检测到该命令被导向它自己，对该命令解码，并向那个缓冲 器所控制的DRAM传送DRAM命令和信令。如果转储是成功的，则 MMB 148通过存储模块0向存储控制器110回送无差错响应。在接收 到无差错响应之后，但是仅当还引退了所有先前条目时，存储控制器 110才从重放队列111中引退条目115。

由于经济性，重放队列111的大小受到限制。因此，需要尽可能 迅速地引退条目。由于高速点对点总线112的北行带宽限制，可能延 迟无差错响应、如写确认的接收。这样一种写确认的延迟接收转而可 延迟在条目115之后进入重放队列111的后续条目的引退。条目和后 续条目的延迟引退限制了重放队列111中对于新条目可用的空间量。

由于上述限制，存储控制器的重放队列中的自由空间量受到限制。 以下公开解决这个和其它问题。

附图说明

图1是示出常规存储控制器的简图。

图2是响应单个无差错响应而从重放队列中引退两个条目的存储 控制器的简图。

图3是示出图2的存储控制器如何引退条目的流程图。

图4A是示出图2所示的操作的时序图。

图4B是示出图2的存储控制器的备选操作的时序图。

具体实施方式

图2示出按照单个无差错响应来引退两个重放队列条目的存储控 制器200的一个示例。存储控制器200包括发出引擎(issue engine)201、 存储器202和重放队列203。发出引擎201执行图3的流程图中所描 述的功能。在图4a的时序图中示出图2所示的信号的时间安排。