[发明专利]具有省电指令高速缓存通路预测器和指令代替方案的微处理器

说明书

技术领域

本发明一般地涉及微处理器，以及降低微处理器中的功耗。

背景技术

微处理器的指令提取单元负责向微处理器的执行单元持续提供 下一个适当的指令。传统的指令提取单元典型地采用大指令高速缓 存，这种高速缓存能够始终尽可能快地向执行单元提供指令。尽管传 统的提取单元能够达到它们期望的目的，但它们消耗了巨大的微处理 器总功率。这样就使得具有传统提取单元的微处理器不期望和/或不实 用于许多应用。

需要一种微处理器和指令提取单元，能够在消耗功率小于传统提 取单元的同时提供大指令高速缓存的性能优势。

发明内容

本发明提供了一种具有省电指令高速缓存通路预测器和指令代 替方案的微处理器。在一个实施例中，根据本发明的处理器内核具有 提高了性能的多循环处理流水线。该处理器内核包括：多通路组相关 高速缓存、通路预测器和策略计数器。多通路组相关高速缓存可以是 例如2通路组相关高速缓存、4通路组相关高速缓存、8通路组相关 高速缓存等。策略计数器向通路预测器提供信号，以确定通路预测器 是在第一省电模式还是在第二省电模式下运行。

当通路预测器在第一省电模式下运行时，通路预测器在第一个处 理周期期间使能所预测的具有要从高速缓存提取指令的数据内存以 及与该数据内存相关的标记内存。如果该指令存在于所预测数据内存 中，则提取该指令，并且更新通路预测器和策略计数器，以反映出现 高速缓存命中。如果该指令不在所预测数据内存中，则通路预测器禁 能数据内存及其相关标记内存，并且在第二处理周期中使能所有剩余 数据内存和它们相关标记内存。如果确定该指令在在第二处理周期期 间使能的一个数据内存中，则提取该指令，并且更新通路预测器和策 略计数器，以表示出现高速缓存命中和存储该指令的数据内存(通 路)。如果该指令没有在任一个数据内存中，则通路预测器生成高速 缓存未中信号，并且更新策略计数器，以表示出现高速缓存未中。

当通路预测器在第二省电模式下运行时，通路预测器在第一处理 周期内使能与高速缓存的数据内存相关的所有标记内存。如果确定该 指令存在于一个数据内存中，则在第二处理周期中禁能标记内存和使 能包含该指令的数据内存。然后，提取该指令，并且更新通路预测器 和策略计数器，以表示出现高速缓存命中。如果确定该指令没有在任 一个数据内存中，则通路预测器生成高速缓存未中信号，并且更新策 略计数器，以反映出现高速缓存未中。

在本发明的一个实施例中，策略计数器包括寄存器，被配置为存 储计数值。基于高速缓存命中和高速缓存未中，在第一值和第二值之 间增加和减少该计数值。首先将计数值设置为第一值(例如，0)， 并且策略计数器向通路预测器提供第一策略信号，以使得通路预测器 在第一省电模式下运行。在选择数目的高速缓存未中(例如，计数值 增加至3)之后，策略计数器向通路预测器提供第二策略信号，以使 得通路预测器在第二省电模式下运行。如果由于多次高速缓存命中使 得计数值随后减少到第一值，则策略计数器向通路预测器再次提供第 一策略信号，并且通路预测器在第一省电模式下运行。

在本发明的一个实施例中，处理器内核包括高速缓存再填充电 路，其使用至少最近填充方案在高速缓存未中之后再填充高速缓存。 所述高速缓存再填充电路通过以下方式运行，即选择多通路组相关高 速缓存的通路并且将(与该通路的所选数据内存域相关的)层号与通 路-组-层号相比较。如果所述层号不等于所述通路-组-层号，则高速缓 存再填充电路从存储器向所选域写入数据块。如果所述层号等于所述 通路-组-层号，则高速缓存再填充电路切换到另一个(例如，下一个 更高或下一个更低)通路，并重复上述步骤。如果所述层号再次等于 所述通路-组-层号，则对于多通路组相关高速缓存的其它通路重复所 述步骤，直到向所述多通路组相关高速缓存写入存储块。所述高速缓 存再填充电路增加写入存储块的所选域的层号。

在一个实施例中，将与数据内存的域相关的层号存储在与数据内 存分开的通路内存数据结构中。数据内存仅在高速缓存再填充期间被 访问，并且在高速缓存再填充之间被禁能，以减少功耗。

在本发明的一个实施例中，将通路预测器的功能扩展为预测要提 取的指令是否驻留在除了多通路组相关高速缓存之外的存储器中，例 如暂存器(scratch pad)或填充缓冲器。