[发明专利]用于转移在具有空位团的基片中形成的薄层的改进方法

说明书

技术领域

本发明的一般领域属于半导体加工和半导体材料领域。本发明的具 体应用领域涉及绝缘体上的半导体材料以及半导体结构体的加工速度、 效率和质量的改善。

背景技术

本发明涉及通过将半导体材料的薄层从供体基片转移到支持基片以 形成结构体的方法。一个应用领域属于诸如绝缘体上的硅(SOI)结构体等 绝缘体上的半导体(SeOI)结构体的领域，其提供了可作为用于电子器件、 光学器件和光电子器件的基片的结构体。所形成的SeOI结构体包括插入 在由半导体材料制成的薄层和支持基片之间的绝缘层。这一类型的方法 的例子有SMART CUT^TM型方法。这些方法至少对应于本发明的一些实 施方式。

利用SMART CUT^TM法生产SeOI结构体、尤其是其中的薄层特别薄 (通常小于400nm)的SeOI结构体需要使用不具有任何空位团(例如已知 为晶体原生颗粒或COP)形式的生长缺陷的初始供体基片。空位团在供体 基片体中的存在会产生尺寸大于最终SeOI结构体的薄层厚度的缺陷。由 于形成于SeOI结构体的包含一个所述缺陷的部分中的元件将不可使用， 所以得到的这些“贯通”缺陷是致命的缺陷。因此这些贯通缺陷的存在 是控制将产生在最终结构体上的元件的质量的参数。因此，关键要尽量 减少这些贯通缺陷的存在。显而易见，可以理解的是如果薄层的厚度“薄” 到使空位团的尺寸相比于该层的厚度相当大，则所述缺陷的问题就非常 重要。

已经在过去被经常使用的、用来限制SeOI基片中的贯通缺陷的数量 的一种方案是使用具有极高结晶质量并具有低密度COP的初始基片。

初始基片通常通过切割由CZ法(柴氏拉晶法(Czochralski pulling))获 得的晶锭(ingot)而形成。对于拉制速度和晶锭冷却速率的控制提供了用来 减少空位团类缺陷的数量的方法。因此，通常通过切割由下述CZ(柴氏 拉晶)法所获得的晶锭来形成几乎没有COP的初始基片，所述CZ(柴氏 拉晶)法使用非常特殊的拉制条件，尤其是进行非常慢的拉制(该拉制也被 称为“极慢拉制”，所获得的晶体由于缺陷数量极低而被本领域技术人 员称为近完美晶体)。

通过切割由更简单的和/或更快速的拉制工序所获得的晶锭而形成 的基片相比之下具有更多的空位团并因而被认为不符合目标应用领域(例 如光学、电子或光电子)的限制条件。

例如，通过切割近完美晶体而形成的基片通常具有0.045COP/cm²～ 0.075COP/cm²的COP(大于0.1μm)密度(等同于在下述晶片中有30～50个 大于0.1μm的COP，所述晶片直径为300mm，除去晶片周围5mm的区 域，面积为660cm²)，所述近完美晶体是通过以小于0.5mm/分钟的速度 的“极慢拉制”型拉制而获得的。相比之下，以比“极慢拉制”型拉制 快1.2倍～1.5倍的速度、利用标准拉制获得的基片将具有1.5COP/cm²～ 4.5COP/cm²的COP(大于0.1μm)密度(等同于在直径为300mm的晶片中 有1000～3000个大于0.1μm的COP)。

应该注意的是拉制过程中的晶锭冷却速率是影响结晶质量的另一个 因素。实际上，较高的冷却速率(称为“快冷”的拉制)会增加缺陷的密度。 因此通过切割由“快冷”型拉制所获得的晶锭而得到的基片也不符合本 发明的应用领域中的限制条件。

优质基片(通过CZ“极慢拉制”型拉制获得的几乎没有COP的近完 美晶体)的生产效率明显低于应用更简单和/或更快速的拉制工序生产基 片的效率。因而通过“极慢拉制”型拉制生产近完美晶体花费巨大；因 此其成本通常比通过标准CZ拉制所获得的基片的成本高30％。

应该注意的是已经提出的还有将经预先热处理的标准基片在制造 SOI结构体的工序中用作初始基片以减少COP的数量。然而，应用这种 预先热处理不能令人满意。这种处理改变了初始基片的表面性质(尤其是 增加了其表面粗糙度)，因此在将初始基片与支持基片结合的过程中可能 出现问题(尤其是结合质量的劣化)。此外，这种预先的热处理能够产生“滑 移线”型缺陷或氧沉积物，这可能损害通常用于SMART CUT^TM型方法 中的初始基片的再循环。