[发明专利]存储装置和减少测试针脚装置及其测试方法

说明书

技术领域

本发明有关于一种存储装置与测试方法，且特别是一种关于存储芯片以及减少测试针脚的装置与测试方法。

背景技术

因存储芯片的规模与设计复杂度的增加以及需求不断扩大，加快芯片测试速度以及准确度成为决定存储芯片生产效能的关键。也因此促使在芯片测试技术上作改变，例如发展可测试性设计(Design For Testability，DFT)技术，意即在芯片设计阶段增加线路设计，达到有效的缩减芯片测试时间、提高错误涵盖率、增进产品品质与生产速度。此外，也可用内建自我测试器(Built-in SelfTest，BIST)，来降低芯片的测试时间。

存储芯片具有多个存储单元(cell，意指组成存储器的最小单元)。在制造过程中部分的存储单元可能会有缺陷，解决这些有缺陷存储单元的方法是准备多余(redundancy)的存储单元。当发现有缺陷存储单元时，即用激光熔丝(laserfuse)利用多余的存储单元来取代缺陷存储单元，以保证存储芯片的操作是正常的，且不至于有数据错误的疑虑。这阶段称之为高熔丝(Fuse)阶段。在高熔丝阶段进行之前找出存储器中缺陷存储单元的过程即称为高熔丝前(Pre-fuse)测试阶段。在高熔丝阶段之后，需再次的验证存储芯片是否仍存在缺陷存储单元，此段过程则称为高熔丝后(Post-fuse)测试阶段。

目前已发展出的存储芯片的测试技术，例如一些技术是在高熔丝前测试阶段时测试存储芯片中的每一个存储单元以找出缺陷存储单元，进而进行高熔丝动作；在高熔丝后测试阶段以I/O压缩器或BIST等方式来检验此存储芯片是否修复完成。这类技术的缺点为在高熔丝前测试阶段需耗费较长的时间找出芯片中的缺陷存储单元。此外，使用此类技术的测试机台也需使用较多的测试针脚将测试数据输入存储芯片。另外一些技术在高熔丝前与高熔丝后，皆采用BIST来找出存储芯片的缺陷存储单元以及验证是否有缺陷存储单元。此类技术虽减少上述的费时以及过多的测试针脚问题，然而高效能(验证快速且正确)的BIST占用芯片的面积较大且线路的布线过于复杂，使得芯片的制造成本过高。

发明内容

有鉴于此，本发明提出一种存储装置和减少测试针脚装置及其测试方法，通过操作使用这些装置来达成上述及其它目的。

本发明的实施例提出一种存储装置，所述存储装置包括一个待测存储器、一个减少测试针脚(Reduce Pin Count，RPC)装置以及一BIST。所述RPC装置用于在高熔丝前(pre-fuse)测试阶段找出待测存储器的一个错误地址。所述RPC装置包含有一解多任务器以及一验证器。所述解多任务器控制所述待测存储器的数个输入端，用以输入一测试数据。所述验证器耦接所述待测存储器的数个输出端，用以验证所述待测存储器的一输出结果。所述BIST用于在高熔丝后(post-fuse)测试阶段，检验所述待测存储器是否发生错误。

所述存储装置还包括一选择器，用以选择所述减少测试针脚装置或所述自我测试器来检测所述待测存储器。

所述待测存储器为动态随机存取存储器阵列、静态随机存取存储器阵列、或闪存(Flash Memory)阵列。

本发明的实施例还提出一种减少测试针脚装置，所述减少测试针脚装置包括一输出验证器以及一计数器。所述输出验证器用以接收一待测存储器的数个输出，并比对所述输出是否相同，若相同则传送一通过(pass)信号，若至少一相异则传送一失败(fail)信号。当所述输出验证器传送所述失败信号时，所述计数器输出一错误指示信号，用以指出所述待测存储器中带有一错误数据的一输出的所在位置。

所述错误指示信号为一错误单元位置时序图。

所述输出验证器包含有：数个比较器，其中的每一比较器用以接收所述待测存储器的所述输出中的数个部分输出，比对所述部分输出是否相同，若相同则传送一暂时通过信号，若至少一相异则传送一暂时失败信号；一输出合并器，用以合并所述比较器传送的暂时信号，以判断所述比较器是否全部输出暂时通过信号。

所述比较器由至少一逻辑门组成。

所述输出合并器由数个逻辑门组成。

本发明的实施例再提出一种减少测试针脚的测试方法。所述测试方法包括：先验证一个待测存储器的数个输出是否完全相同，若相同则传送一个通过(pass)信号，若至少一个相异则传送一个失败(fail)信号。当接收失败信号时，则输出一个错误指示信号，用以指出待测存储器中带有错误数据的一个输出的所在位置。