[发明专利]转印自组装的虚拟图案至基板的方法

说明书

技术领域

本发明涉及转印图案至基板，例如半导体基板。

背景技术

对于有高度整合的半导体装置或者集成电路装置来说，广大研究已被发展策划以改善装置特性并保证增加的工艺余量。例如，已经发展了诸如与非(NAND)型闪存装置或动态随机存取存储器(DRAM)装置的半导体装置，以增加存储器容量并降低构成这种装置的图案的临界尺寸(criticaldimension，CD)。因此，形成构成晶片上装置的图案所需的微光刻工艺，蚀刻工艺以及化学机器抛光(CMP)存在着各式各样的限制或问题。

例如，由于图案尺寸减小，在使用微光刻的曝光工艺中可能出现图案缺陷。这种图案缺陷的示例为：图案桥，一种图案非期望连接的现象；或者图案变窄，一种图案临界尺寸被非期望缩小或者图案被非期望断开的现象。为了克服与该工艺有关的限制，已经提出了各式各样的方法。例如，针对改变或修改设计图案布图的方法，以及针对把虚拟图案插入设计布图中作为辅助图案的方法。

这种虚拟图案的形状和功能取决于半导体装置的制造所需要的层的特性，其中虚拟图案施加到该层。同样地，用于产生此虚拟图案并插入该产生的虚拟图案的方法取决于设计的电路布图。当将在晶片上形成的电路图案是晶体管的栅极图案时，该虚拟图案可起着栅极辅助图案的功能以辅助该栅极图案的曝光与蚀刻。该虚拟图案可作为CMP辅助虚拟图案，从而最小化由于晶片拓扑的差异引起的晶片不同部分之间的抛光率差异。此外，虚拟图案可被采用以克服于单元区与周围区之间的图案线宽差异，由此改善在曝光与蚀刻工艺期间的工艺余量。

当将在晶片上形成的电路图案为晶体管的栅极图案时，线形虚拟图案可被插入作为辅助图案，从而改善该栅极附近的工艺余量。同样地，就存储器装置来说，块形虚拟图案可被插入到周围区中栅极附近的一个大的空区中。然而，在虚拟图案插入过程期间，该虚拟图案和电路图案之间(例如，在位线或金属互连层附近)短路的可能性增加。因此，以自动方式执行该虚拟图案的插入是困难的。由于该原因，在传统的情况里，该虚拟图案插入可以用手动方式来完成。

为了产生虚拟图案，可以考虑规则虚拟产生方案。在此产生方案过程中，该虚拟图案可依规则数据(包含特定图案的尺寸与间隔)来产生该虚拟图案的形状和虚拟图案的尺寸。基于工作者决断力的手动操作方案也可被考虑。然而，在规则虚拟产生方案中，关于曝光工艺参数的考量是困难的。因此，在图案之间出现桥或者图案突然失败的可能性较高。此外，在外围区的工艺和设计中，可能存在与虚拟图案的产生与插入有关的无法预测的因素，除非曝光条件被考虑进来。这是由于2维图案主要被配置在外围区内的缘故。

另一方面，在手动操作方案中，虚拟图案的插入可能花费相对长的时间。例如，对于配置于多级单元(MLC)类型闪存装置的外围区内的页面缓冲器电路的情形，该页面缓冲区具有约700μm的大的宽度。此大区域将花费相当多的时间来产生并插入虚拟图案至整个区域。此外，当手动操作在该大的区域中产生虚拟图案时，人为错误的可能性会增加。因此，难以得到没有缺陷的电路图案。

因此，需要发展一种新的虚拟图案插入方法，该方法能够考虑曝光工艺条件，并因此可保证稳定的曝光工艺条件，以及防止虚拟图案与电路图案之间的短路。

发明内容

本发明的一方面提供了用于制造半导体装置的方法，该方法包含：设计初始电路布图；得到该电路布图的逆布图；缩小该逆布图的尺寸，由此得到缩小的布图；得到虚拟图案布图，该虚拟图案布图具有与该被缩小布图的外形相同的外形，并具有给定线宽使得该虚拟图案布图可自组装至电路布图；组合该虚拟图案布图与该电路布图；以及转印该组合的布图到半导体基板。

该方法可进一步包含：将该逆布图缩小一缩小宽度，该缩小宽度大于该缩小布图的缩小宽度，由此得到第二缩小布图；得到第二虚拟图案布图，该虚拟图案布图具有与该第二缩小布图的外形相同的外形，并具有给定线宽使得该第二虚拟图案布图比该第一虚拟图案与该电路布图分隔得更远；以及组合该第二虚拟图案布图与该电路布图。

该方法可进一步包含转印该组合的布图至光掩模基板，由此形成光掩模，并使用该光掩模执行曝光工艺，由此转印该组合的布图至半导体基板。

该光掩模可包含二元掩模或相移掩模，将该组合布图转印到该掩模。