[发明专利]半导体装置与动态随机存取存储器的制造方法

说明书

技术领域

本发明关于半导体装置，且特别是关于一种具有步阶形态栅极(step gate)的半导体装置。

背景技术

为了增加动态随机存取存储器(DRAM)内的元件堆叠密度以及改善其整体表现，目前制造技术持续朝向缩减动态随机存取存储器内的电容与晶体管尺寸而努力。然而，随着存储单元内的晶体管的尺寸的缩减，晶体管的标准沟道长度(即栅极的线宽)亦随之缩减。较短的沟道长度将较容易导致所谓的“短沟道效应(short channel effect，SCE)”的发生以及存储单元内的晶体管的较高的次临界漏电流(subthreshold leakage)的生成，而最终将劣化存储单元的表现。

目前已发展出多种用于克服前述问题的方法。其中用于抑制短沟道效应以及次临界漏电流的方法之一为对基底施行重度掺杂(heavily doping)。然而，对于基底的重度掺杂亦造成了存储单元内位于源极接点接合处的高电场(high electric field)情形。如此的高电场将劣化DRAM存储单元内的数据保存时间(data retention time)，因而劣化了DRAM存储单元的整体表现。

解决前述问题的其它方法之一例如为Hynix半导体公司在“Enhancementof Data Retention Time in DRAM using Step Gated Asymmetric (STAR)Celltransistor”的文献中所公开的方法。上述方法敬请参照图1的附图说明。如图1所示，于此方法中，隆起步阶栅极(raised step gates)103形成于基底101上并扩展其沟道长度至旁栅晶体管(pass gate transistor)105。上述的步阶栅极通过蚀刻最终将连接于电容器111的区域106而无蚀刻最终将连接于位线113的区域109而形成。然而，蚀刻基底内最终连接于存储电容器111的区域106可能于蚀刻程序中造成基底的毁损。如此的基底毁损情形将造成漏电流自存储电容器111处流出，并将造成整体存储单元的数据维持时间的缩减。

图2则描绘了另一种解决方法，即所谓的凹陷沟道阵列晶体管(RecessedChannel Array Transistor，RCAT)，其中晶体管205的栅极203凹陷于基底201内。上述方法已公开在Samsung电子公司所拥有的“The Breakthrough indata retention time of DRAM using Recess-Channel Array Transistor(RCAT)for88nm feature size and beyond”的文献中。然而，随着晶体管的尺寸缩减，在尺寸缩减基底中形成如此的凹陷栅极的工艺可能衍生出了新的工艺难题。此外，通过采用上述工艺，将增加晶体管的基体效应(body effect)并因而增大了电容器的电阻，如此将会降低晶体管的开关速度。

另一种解决方法则例如为Shito等人于US6,238,967号专利中所公开的具有非对称接合情形的平面栅晶体管(planar gate transistor)。在上述方法中，电极至电容器之间经过轻度掺杂，而电极至位线之间则掺杂有较高浓度与深度。然而，当晶体管尺寸缩减时，上述方法无法有效地最小化短沟道效应与次临界漏电流等问题，即使在非常低的掺杂浓度下亦无法解决上述问题。

由于前述用于形成DRAM存储单元的方法中仍存在有部分缺点与问题，因此需要一种新颖的步阶形态栅极晶体管(step-gate transistor)，以改善数据保存时间。

发明内容

有鉴于此，本发明提供了一种半导体装置以及动态随机存取存储器的制造方法，以解决上述的公知问题。

在实施例中，本发明提供了一种半导体装置的制造方法，包括下列步骤：

提供基板；在该基板内形成凹陷区与非凹陷区，该凹陷区具有位于该凹陷区的对应侧的第一侧与一第二侧；在该基板上形成第一晶体管，该第一晶体管沿该凹陷区的第一侧而设置于该基板上，该第一晶体管具有第一源极/漏极区以及第二源极/漏极区，该第一源极/漏极区位于该凹陷区内，而该第二源极/漏极区位于该非凹陷区内；形成位线，该位线耦接于该第一源极/漏极区；以及形成第一存储装置，该第一存储装置电连接于该第二源极/漏极区。

根据所述的半导体装置的制造方法，其中该凹陷区具有介于150～2000埃的深度。

根据所述的半导体装置的制造方法，其中该第一存储装置为电容器。

根据所述的半导体装置的制造方法，其中该电容器为金属-绝缘物-金属(MIM)电容器。