[发明专利]半导体存储装置

说明书

技术领域

本发明涉及半导体存储装置，特别涉及具有SRAM(static random accessmemory)的半导体存储装置。

背景技术

若在施加了电源的状态下，SRAM是不需要刷新(refresh)动作，可随时写入或读出的RAM。

图1表示作为存储单元而使用的SRAM。

第1反相器(inverter)1和第2反相器2构成将输入输出之间交叉连接的锁存电路。此外，第1存取晶体管3及第2存取晶体管4的栅极共用地连接到字线WL。而且，所述第1存取晶体管3和第2存取晶体管4分别连接第1存储节点5及第2存储节点6、位线BL及反位线BLB。

这样的SRAM被用作为微型计算机的存储器，例如，驱动液晶显示面板的LCD驱动器等的微型计算机，大多需要存储器容量大。此时，将全部的存储器预充电时，耗电量大，而且动作速度变慢。因此，已在研究将存储单元阵列分割为几块，以各块为单位进行预充电的分割预充电方式的半导体存储装置。

图5表示现有技术的半导体存储装置的方框图。

存储单元阵列由第1存储块7、第2存储块8、第3存储块9及第4存储块10构成。虽未图示，但是各个存储块分别具有：多个所述字线WL、与该字线WL交叉的多个所述位线BL及反位线BLB。而且，与所述字线WL、位线BL及反位线BLB的交点相对应地配置存储单元。此外，各存储块具有：第1预充电电路7P、第2预充电电路8P、第3预充电电路9P、第4预充电电路10P。而且，各存储块分别具有第1读出放大器11、第2读出放大器12、第3读出放大器13、第4读出放大器14。

然后，在读出动作时，各个预充电电路使各存储块内的所述位线BL及所述反位线BLB全部为预充电状态。接着，在预充电状态中，被行指定的所述字线WL中施加H电位。结果，对应于取得存储单元的互补电平的所述第1存储节点5及所述第2存储节点6的数据，所述位线BL或所述反位线BLB的其中一方的预充电状态被解除，另一方维持预充电状态。接着，被列指定的仅所述位线BL、所述反数据线BLB的数据通过各读出放大器被分别输出到各数据线DL、各反数据线DLB。

作为相关的技术文献，例如列举出以下的专利文献。

[专利文献1]特开2002-133860

发明内容

在上述的半导体存储装置中，存储单元阵列被分割为所要求的存储块，因在一次的存取时所预充电的存储单元被限定为所选择的存储块内的存储单元，所以耗电低。

但是，在采取这种结构的情况下，各数据线DL及反数据线DLB需要将各块间的对应的所述位线BL间、或所述反数据线BLB间进行连接。因此，所述数据线DL及所述反位线DLB随着所需要的位数而增长。结果，在现有技术的半导体存储装置中，在读出时，平移的两侧同时变化为L电位时，对其所夹置的各数据线DL间或反数据线间产生的串扰(cross talk)的影响会加大。特别是在这一点上，以往通过取得足够的各数据线DL及各反数据线DLB的间隔，从而抑制串扰的影响。

鉴于以上说明，本发明的半导体存储装置具有：存储单元，矩阵状地配置多个；互补关系的位线以及反位线，共用连接到同列的存储单元，其特征在于，所述存储单元被分割为由多个列的存储单元构成的存储块，所述存储块间对应的所述位线的数据被输出到共用的数据线中，所述存储块间对应的所述位线的数据被输出到共用的反数据线中，配置仅由所述数据线或所述反数据线构成的列，以使具有互补关系的所述数据线和所述反数据线的复合列相邻。

而且，本发明的特征在于，形成所述复合列，以使所述数据线和所述反数据线为相同的长度。

而且，本发明的特征在于，所述存储单元是静态RAM。

而且，本发明的特征在于，所述存储单元的每个存储块被预充电。

而且，本发明的特征在于，所述存储单元用于LCD驱动器的存储器。

本发明的半导体存储装置，可以防止与数据线或反数据线平移的两侧的数据线或反数据线的全部电位都成为L电位。结果，减少数据线或反数据线的布线间电容，所以可以不扩大布线间的间隔而抑制串扰的影响。

而且，因SRAM输出具有互补关系的数据，所以作为存储单元而选择SRAM时，可同样得到上述效果。

而且，在采取对每存储块被预充电的结构的情况下，数据线或反数据线的距离会变长，但是同样能够得到上述效果。

附图说明

图1表示本发明的实施方式以及现有技术的存储单元。

图2表示本发明的实施方式的半导体存储装置的方框图。