[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件以及该半导体器件的制造方法。更具体地，本发明涉及一种具有金属氧化物半导体(MOS)场效应晶体管的半导体器件。本发明还涉及该半导体器件的制造方法。

背景技术

作为一种加快MOS场效应晶体管(以下称为MOSFET)的运行速度的技术，目前已经采用向沟道施加预定应力以使沟道晶体发生应变从而增大载流子的沟道迁移率的“应变技术”。

向沟道部分施加应力的技术的例子包括：改变作为元件隔离区的浅沟槽隔离(STI)内填充的材料，从而改变施加给沟道的应力的技术；在源极区或漏极区中嵌入晶格常数不同于硅衬底晶格常数的材料从而给沟道施加应力的技术；以及在源极区或漏极区上形成硅化物从而通过所述硅化物和硅衬底之间的热膨胀差异而给沟道施加应力的技术。

此外，向沟道部分施加应力的技术的例子还包括采用接触蚀刻停止衬膜(以下称为CESL膜)覆盖MOSFET从而利用CESL膜的内应力而给沟道施加应力的技术。根据该技术，可以低耗费地将应力施加给沟道。

作为利用这种应力膜的例子，例如日本未审查专利公开号No.2005-5633公开了一种半导体器件，其中在源极区以及漏极区上形成应力膜，从而给沟道施加应力。

在互补MOS(CMOS)结构中，当应力沿源极-漏极方向施加到n沟道MOSFET从而拉伸整个沟道，以及当应力沿源极-漏极方向施加到p沟道MOSFET从而压缩整个通道时，可以提高载流子的各沟道迁移率。

不过近来进一步要求MOSFET加速。因此，难以通过单独使用上述技术来给沟道施加足够的应力。

此外，需要简单和有效地给沟道施加应力从而抑制加工成本。

就成本而言，上述在MOSFET上覆盖CESL膜的技术是优选的。但是，当为了给沟道施加更高的应力而过度地增加膜的内应力时，晶片本身会发生翘曲。其结果会导致难以进行用于形成图案的光刻工艺。因此，在改善膜的内应力方面存在许多限制。

因此，到目前为止必须同时采用多种技术来改进施加给沟道的应力。但是，这样做的问题在于处理成本会增大。

发明内容

鉴于上述问题，本发明的目的是提供一种能够利用低成本的结构来改进MOSFET运行速度的半导体器件以及该半导体器件的制造方法。

为了实现上述目的，根据本发明，提供了一种具有MOS场效应晶体管的半导体器件。该半导体器件包括：形成为覆盖源极、漏极、侧壁绝缘层以及栅极的应力膜，其中在所述应力膜中形成从所述应力膜的表面朝向所述侧壁绝缘层延伸的缝隙。

从下面的说明并结合示例性地示出本发明优选实施例的附图，本发明的上述和其它目标、特征以及优点将变得更加明显。

附图说明

图1是示出根据本发明实施例的半导体器件的示意性结构的截面图。

图2A和图2B示出了利用具有内拉应力的应力膜的情况下的MOSFET上的应力分量的状态。

图3是在利用具有内拉应力的应力膜的情况下的应变分量的FEM(有限元法)仿真结果。

图4A和图4B示出了利用具有内压应力的应力膜的情况下的MOSFET上的应力分量的状态。

图5是利用具有内压应力的应力膜的情况下的应变分量的FEM仿真结果。

图6示出了压阻系数的一个例子。

图7是示出了在利用具有内拉应力的应力膜的情况下，由于侧壁绝缘层的差异而引起应变分量差异的FEM仿真结果。

图8A、图8B和图8C示出了本实施例的半导体器件的制造步骤(部分1)。

图9A、图9B和图9C示出了本实施例的半导体器件的制造步骤(部分2)。

图10A、图10B和图10C示出了本实施例的半导体器件的制造步骤(部分3)。

图11A、图11B和图11C示出了本实施例的半导体器件的制造步骤(部分4)。

图12A和图12B示出了本实施例的半导体器件的制造步骤(部分5)。

图13A和图13B示出了本实施例的半导体器件的制造步骤(部分6)。

图14A和图14B示出了本实施例的半导体器件的制造步骤(部分7)。

图15A和图15B示出了本实施例的半导体器件的制造步骤(部分8)。

图16A和图16B示出了本实施例的半导体器件的制造步骤(部分9)。

图17示出了CESL膜、硅氧化物膜和硅氮化物膜的氢氟酸蚀刻速率。

图18A和图18B是通过比较其中形成缝隙的应力膜和其中未形成缝隙的应力膜之间的迁移率改进效果所获得的结果。

图19A和图19B示出了具有双层侧壁绝缘层结构的CMOSFET的部分制造步骤。