[发明专利]异构多核处理器高速异步互连通信网络

说明书

技术领域：

本发明涉及集成电路领域微处理器内部的通信网络，尤其是异构多核处理器内部的高速异步互连通信网络。

背景技术：

随着集成电路工艺的发展，将多个微处理器内核集成在同一芯片中构成多核处理器，成为一种有效的高性能处理器系统设计途径，可以提供更强大的处理能力和更高的并行性。根据内含处理器核的种类，多核微处理器可以分为同构多核微处理器与异构多核微处理器两种。其中，异构多核微处理器内部包含不同的处理器核，且不同的处理器核在异构多核微处理器中完成不同的功能。怎样将不同类型的处理器核无缝集成在系统级的微处理器芯片中，对互连通信网络的设计提出了挑战。

总线是目前应用最广的片上通信结构，如ARM公司的AMBA(AdvancedMicroprocessor Bus Architecture)总线。不过总线的广播特性使得信号的延迟与功耗随着微处理器的规模急剧增大，同时可扩展性差，不适合未来更大规模多核微处理器的通信需求。

传统的静态连接网络，如2000年高等教育出版社出版的《计算机体系结构》第七章中介绍的环，通过单向传输的通信链路将网络中的通信节点连接起来，以实现点到点的传输，优点是结构简单，容易实现。但是传统的环通信结构采用全局同步时钟进行通信同步，采用令牌分配的方式分配给通信节点通信网络占用权，在通信节点数目较多时，令牌分配的效率较低，而且由于只能单向传输，在通信链路上距离较远的两个通信节点之间的通信要经过中间节点的逐次转发，通信的额外开销很大。

全局异步局部同步(Globally Asynchronous Locally Synchronous，GALS)互连技术目前也正在成为研究的热点。它比较适合解决片上系统(System onChip，SoC)中具有多个时钟域时的问题，将系统中的各个IP模块与互连总线隔离开来，互连采用异步电路的方式实现，通过握手协议实现通信，并能够很好地与现有同步电路模块的整合。在设计中不再采用全局同步时钟而使用异步握手的方式控制通信，节约了现代微处理器设计中越来越庞大的同步时钟所产生的功耗。由于增加了额外的通信开销，以及电路中使用大量的状态保持元件，使得GALS技术的实现成本较高。

发明内容：

本发明要解决的技术问题是针对现有多核微处理器的互连通信网络要么只能支持具有相同频率的内核，要么可扩展性较差，要么传输效率并行性较差、传输频率有限等问题，提出一种新的异构多核微处理器内部负责各个节点间通信的高速异步互连通信网络，为异构多核微处理器提供更好的传输并行性与更高的传输频率。

本发明异构多核处理器高速异步互连通信网络由多个通信节点、多个通信栈、一个通信环与一个仲裁器连接而成。每个通信栈与一个通信节点通过数据线连接，所有的通信栈通过通信环两两连接在一起，仲裁器与各个通信栈通过数据线连接。通信节点向与之连接的通信栈发访问请求，通信栈对访问请求进行译码，确定是否向仲裁器发事务请求，即通信请求，以取得所请求设备即另一个通信节点的访问权。仲裁器则负责事务仲裁，判断发出请求的通信节点能否获得访问权，并控制通信栈将通信环切分成不同的传输路径使获得访问权的通信节点完成通信。

通信节点是向通信网络发出访问请求或被访问的设备，每个通信节点既能作为主设备也能作为从设备进行通信，当该通信节点向别的通信节点发出访问请求时称为主设备，当该通信节点接收来自于其它通信节点的访问请求时称为从设备。通信节点可以是不同的微处理器内核，也可以是简单计算的功能单元、存储控制器模块、外设模块以及与其它系统进行连接的接口模块等，主要用于处理微处理器所承担的各项任务。每个通信节点都有一个唯一的设备ID，即设备编号，假设微处理器中有N个通信节点，在微处理器系统设计时为每个通信节点分配一个设备ID，为了方便，设备ID为0到N-1。

通信栈由局部译码器、节点配置部件以及通道控制器组成。当通信节点作为主设备时，与之连接的通信栈根据仲裁器的通道分配信息连接相应的通道，同时根据异步握手协议向从设备发请求信号；当通信节点作为从设备时，与之连接的通信栈根据仲裁器的通道分配信息连接相应的通道，同时根据异步握手协议向主设备发确认信号；当通信节点没有进行通信，与之连接的通信栈只是作为通信的中间路径时，通信栈根据仲裁器的通道分配信息连接相应的通道，同时也作为请求信号与确认信号的传输路径，在主设备与从设备之间传输通信数据与握手信号。