[发明专利]集成电路内双极晶体管性能的调整方法及其制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种体硅CMOS集成电路内双极晶体管性能的调整方法及其制造方法。

背景技术

半导体制作工艺是一种平面制作工艺，在同一衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能。随着超大规模集成电路(ULSI，Ultra Large Scale Integration)的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，对电路的设计、制造及检测等方面都提出了更高的要求。为进一步提高集成电路的整体性能、提高对集成电路工艺的监测力度，在集成电路内形成双极晶体管(通常可以利用集成电路内固有的寄生双极晶体管形成)完成某些电路功能，或通过对集成电路内的寄生双极晶体管性能的检测实现对制造工艺及产品质量的监测的方法也得到了越来越广泛的应用。

下面例举MOS集成电路内常见的一种寄生双极晶体管的情况。图1为现有的MOS器件剖面示意图，如图1所示，在P型衬底101上分别形成了N型阱区102和P型阱区106，并在其内分别制作由隔离槽1010分隔开的PMOS器件和NMOS器件，其中，PMOS器件由在N型阱区102及其上的栅极结构103和P型的源/漏掺杂区104、105组成，NMOS器件由在P型阱区106及其上的栅极107和N型的源/漏掺杂区108、109组成。图中的双极晶体管110和120就是在这种CMOS器件内所固有的寄生双极晶体管。其中垂直的PNP型双极晶体管110由PMOS器件中的P型源区(接电源)104、N型阱区102和P型衬底101形成，横向的NPN型双极晶体管120由NMOS器件中的N型漏区(接地)108、P型阱区106和N型阱区102形成。

图2为图1所示的MOS器件内的寄生双极晶体管的等效电路图，如图1、2所示，横向的NPN型晶体管120的集电极与垂直的PNP型晶体管110的基极通过N型阱区102相连，垂直的PNP型晶体管110的集电极与横向的NPN型晶体管120的基极通过P型衬底101相连。除了寄生双极晶体管外，在MOS电路中往往还存在有寄生电阻、寄生电容等，图2中仅示出了P型衬底的寄生电阻201和N型阱区的寄生电阻202。

实际应用中，常利用上述MOS集成电路内的寄生双极晶体管形成可实现一定功能的双极晶体管，其优势在于：

1、工艺简单，正常的MOS工艺即可在其电路内形成寄生双极晶体管：MOS工艺中N阱的掺杂浓度一般在1×10¹⁷cm^-3，与双极晶体管的集电极要求相当，另外，器件中源/漏区的浅结重掺杂特点也有利于形成低阻的双极晶体管发射区；

2、占用的版面积较小、功耗较低、且实现简单方便。

注意到当利用电路内的寄生双极晶体管实现一定的功能时，往往会对其的性能提出不同的要求。

除了可以用来实现一定的电路功能外，集成电路内双极晶体管备受关注的另一原因在于其可能会引起电路的闩锁效应。闩锁效应会导致电路中的电流突然大量增加，甚至增到足以熔断金属互连线的程度，其是集成电路制造过程中不可忽视的问题之一。出现闩锁效应的原因可以由图2所示的等效电路图中看出：MOS电路内的寄生双极晶体管110和120形成了一个反相器，在经过电压尖峰信号或某种瞬变时，该反相器就可能会形成正反馈，使电路内的电流大量增加，从而引起闩锁效应。

为避免因寄生双极晶体管引起闩锁效应的产生，于2004年9月15日授权公告的公告号为CN1167132C的中国专利公开了一种利用静电保护装置抑制寄生双极晶体管的闩锁效应的方法。该方法通过在NMOS器件的源(漏)极与接地信号之间加入电阻与电源，有效防止了寄生双极晶体管的快速反向，抑制了MOS电路中因寄生双极晶体管而引起的闩锁效应。但是，该方法比较复杂，实现较为困难，且灵活度也不够，不能适用于各种应用。还是希望可以仅通过调整集成电路内寄生双极晶体管的性能(如降低晶体管的增益)，来避免闩锁效应的发生。

随着双极晶体管在集成电路中作用的不同，对其性能的要求也不相同，这时，希望能有一种工艺方法能实现对集成电路内双极晶体管(包括寄生双极晶体管)性能的调整，以令其满足应用的需要或者有效地避免闩锁效应的产生。但是，现有的集成电路制造方法中，改变集成电路内的双极晶体管的性能必然会引起相应的MOS器件的性能变化，即不可能实现在兼顾集成电路内MOS器件的性能的情况下，对双极晶体管(包括寄生双极晶体管)性能的调整。

发明内容