[发明专利]电平转换电路

说明书

技术领域

本发明涉及一种电平转换电路。

背景技术

在现代集成电路系统中，为了获得高速，其核心逻辑单元通常设计在1.0V电压下工作(在65nm工艺以下)，而其输入/输出单元基于稳定考虑，通常设计在3.3V、2.5V和1.8V电压下工作。由于操作电压的不同，核心逻辑单元与输入/输出单元之间需设以转换电路，以使1.0V电压能转换成3.3V，这种转换电路称作电平转换电路。

图1给出现有技术的电平转换电路10，包括PMOS晶体管PG1及PG2、NMOS晶体管NG1及NG2与一反相器INV，其中所述PMOS晶体管PG1及PG2称作上拉晶体管，所述NMOS晶体管NG1及NG2称为下拉晶体管。输入信号源In的高电平为核心电路(Core circuit)区域的操作电压，此输入信号源In为矩形波的调制脉冲信号，其高电平一般为1.0V～1.2V。第一电压源VD为输入输出电路(Input/Output，I/O)区域的操作电压，一般为2.5V～3.3V。

下面以输入信号源In的输入信号的高电平为1.2V，第一电压源VD电压为3.3V为例加以说明。在输入信号为低电平0V时，NMOS晶体管NG1导通，ND1点电平被下拉至低电平，PMOS晶体管PG2导通，ND2点被上拉至3.3V电平，在输入信号由低电平0V变为高电平1.2V的瞬间，NMOS晶体管NG2导通，ND2点电平被下拉至0电平，PMOS晶体管也PG1导通，此时NMOS晶体管NG1与PMOS晶体管PG1之间产生竞争，由于第一电压源VD电压为3.3V，NMOS晶体管NG1的输入电压为1.2V，在相同面积下，NMOS晶体管NG1的驱动电流能力小于PMOS晶体管PG1，因此为了增大NMOS晶体管NG1的驱动能力及对ND1点电平的下拉能力，通常通过增大NMOS晶体管NG1的面积实现，这使得寄生电容加大，降低了电平转换的速度。在90nm技术中，核心电路区域的电压为1.0V，I/O区域电压为3.3V，两者相差比较大，因此NMOS晶体管NG1和NG2的面积更大，电平转换的速度更会受到影响。同时由于上拉电路与下拉电路之间的竞争，输出电平的占空比(duty cycle)不容易优化。

为了解决上述问题，现有技术公开了一种电平转换电路，具体电路请参考附图2所示，包括上拉电路100，用于在输入信号源Input下上拉A点或者B点电平至第一电压源V2；下拉电路200，用于在输入信号Input下下拉A点或者B点电平至接地端电平即零电位；以及至少一个耦合至上拉电路100的辅助上拉器件或者开关器件，用于上拉A点或者B点电平，所述电平转换电路进一步包括对输入信号源Input进行反相的反相器110；将C点信号反相的反相器120并通过反相器120输出至点D；将B点信号反相的反相器130并通过反相器130输出至所述电平转换电路的输出端Output。

上拉电路100包括PMOS晶体管P1和P2，分别用于上拉A点或B点电平。下拉电路200包括NMOS晶体管N1和N2，用于下拉B点电平。所述辅助上拉器件或者开关器件包括：NMOS晶体管N3，其耦合至PMOS晶体管P1的源极与漏极之间；以及NMOS晶体管N4，其耦合至PMOS晶体管P2的源极与漏极之间。增加辅助上拉器件或者开关器件用于将点A或者B的电平迅速上拉至第一电压源V2电平。采用上述电平转换电路可以在一定程度上提高电平转换的速度，同时也能够缓解NMOS晶体管N1和N2两个管子尺寸偏大的问题，但是不能够彻底解决。下面以输入信号源Input为0至1.0V的矩形波和输出端Output信号为0至3.3V的矩形波为例加以说明，因为NMOS晶体管N3和N4必需做成厚氧管(漏极接3.3V)，阈值电压会比较大(约为0.65V)，采用0至1.0V电平去控制NMOS晶体管N3和N4的打开，有效电平(＝Vgs-Vth＝1.0V-0.65V＝0.35V)会很小，但如果增加NMOS晶体管N3和N4的尺寸的话，寄生电容又会加大，尤其当核心电路区域的电压与I/O区域电压相差比较大，更会妨碍速度的提高。同时因为上拉电路100和下拉电路200还是存在竞争，所以对工艺会比较敏感，占空比不容易控制，而且在电平切换的过程中第一电压源V2(3.3V)到地有直流通路，降低了电源效率。

在专利号为7145363的美国专利中还可以发现更多与上述技术方案相关的信息。

发明内容

本发明解决的问题是提供一种具有较宽工作电压范围和高速的电平转换电路。