[发明专利]一种静电放电保护电路

说明书

(一)技术领域：

本发明涉及一种电路，尤其是一种静电放电(Electrostatic Discharge； ESD)保护电路。

(二)背景技术：

近年来半导体工艺技术继续向深亚微米技术发展，特征尺寸变短，栅 极氧化层变薄。CMOS元件更为先进的制程技术以及缩得更小的元件尺 寸，虽然提高了电路运作的速度，但同时也提高了静电放电(Electrostatic Discharge ESD)的灵敏度，使得CMOS电路对ESD的防护能力下降很多， 但外界环境中所产生的静电并未减少，所以CMOS电路因ESD而损伤的情 形更加严重。

在材料之间的摩擦产生静电荷，电荷的形成和存储可以导致几千伏的 静电压。当它们与高度集成的半导体元件接触时，释放出来，该现象称为 静电放电(ESD)。从电学观点看，静电放电表示瞬间高电流事件，峰值为 几安培，持续时间为几个纳秒到几百纳秒量级。

混合式电压电源普遍存在于集成电路中，是为了器件应用范围更广， 使用更灵活，但混合式电压电源会导致静电放电的保护变得更薄弱，设计 上也更为复杂。在各大代工厂的工艺库中，针对明确使用电压的双电源系 统(如外部端子1＝3.3V，外部端子2＝1.8V)，提供了标准的静电放电保护 单元，请参考图1。图1所示的标准静电放电保护单元，是严格要求PMOS 管的衬底连接最高电位，即正电压电源VDD端子；NMOS管的衬底连接 最低电位，即接地端子VSS。对于不固定电压的混合式电压电源系统，特 别是某一电源端子在应用中可能高于VSS，也可能低于VSS(如外部端子 1＝5V，外部端子2＝0V，外部端子3为混合式电压，电压范围最高为5V， 最低小于0V)，对于这类混合式多电源，没有绝对的最低电位，上述代工 厂的标准静电放电保护单元因此无法达到保护效果。总之，在多电源电路 系统中，尤其是有混合式电压电源的电路中，使用代工厂标准的静电放电 单元，容易出现各电源间相互影响的问题，导致各电源的独立操作失效。

(三)发明内容：

本发明的发明目的在于提供一种静电放电保护电路，它可以克服现有 技术的不足，是一种不仅适用于一般的集成电路，还可以适用于复杂的混 合多电源或多外部端子集成电路的电路，有很强的实用性。

本发明的技术方案：一种静电放电保护电路，包括待保护的I/O端子， 其特征在于它还包括电源静电放电总线端子和静电放电保护组件；其中所 说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子， 另一端连接待保护的I/O端子。

上述所说的静电放电保护组件包括二极管和电阻。

上述所说的待保护的I/O端子是正电源端子、接地电源端子、混合式 电压电源端子和中间电平的输入输出端子中的至少一种。

上述所说的电源静电放电总线端子是正电源端子、接地电源端子和混 合式电压电源端子中的至少一种。

上述所说的电源静电放电总线端子是正电源端子，待保护的I/O端子 是接地电源端子，晶体管是2个低压N型半导体；其中所说的2个低压N 型半导体相互串联，且每一个低压N型半导体都采用二极管连接方式；所 说的一个低压N型半导体的漏极连接正电源端子，另一个低压N型半导体 的源极连接地电源端子。

上述所说的电源静电放电总线端子是混合式电压电源端子，待保护的 I/O端子是接地电源端子，晶体管是一个高压P型半导体；所说的高压P 型半导体的栅极和衬底都连接最高电位，即正电源端子，高压P型半导体 的源极连接地电源端子，漏极连接混合式电压电源端子。

上述所说的电源静电放电总线端子是正电源端子，待保护的I/O端子 是混合式电压电源端子，静电放电保护组件是三组高压NMOS管和电阻的 组合；所说的每一组高压NMOS管和电阻相互串联连接，三组之间采用并 联方式连接，且三个高压NMOS管的栅极和源极连接，并与混合式电压电 源端子连接，高压NMOS管的漏极和电阻串联，电阻的另一端与正电源端 子相连。

上述所说的电阻是小阻值的Poly电阻，其阻值为60～150欧姆。