[发明专利]运放共享乘法数字模拟转换电路及其应用

权利要求书

1. 一种运放共享的乘法数字模拟转换电路，其特征在于，该电路包括：

第一级乘法数字模拟转换MDAC电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1和out2输出给第二级MDAC；

第二级MDAC电路，用于对接收自第一级MDAC的差分信号out1和out2进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点out1和out2输出。

2. 根据权利要求1所述的运放共享的乘法数字模拟转换电路，其特征在于，所述第一级MDAC电路包括：第一差分开关电容单元、第二差分开关电容单元和一时钟控制的双输入端运放，所述第一差分开关电容单元、第二差分开关电容单元和一时钟控制的双输入端运放共同实现差分信号in1和in2的采样和余差放大。

3. 根据权利要求1或2所述的运放共享的乘法数字模拟转换电路，其特征在于，所述第一级MDAC电路的输入为ph1相的in1和in2，输出为ph2相的out1和out2，Cs1、Cf1的上极板和Cs2、Cf2的上极板分别接到节点opin1、opin2上；在ph1相，节点opin1、opin2接共模，in1和in2分别被接到电容Cs1、Cf1和Cs2、Cf2的底极板进行采样；在ph2相，Cf1和Cf2的底极板分别接到out1和out2，Cs1和Cs2的底极板分别接DAC1的输出。

4. 根据权利要求1所述的运放共享的乘法数字模拟转换电路，其特征在于，所述第二级MDAC电路包括第三差分开关电容单元和一时钟控制的双输入端运放，所述第三差分开关电容单元与时钟控制的双输入端运放共同实现差分信号out1和out2的采样和余差放大。

5. 根据权利要求1或4所述的运放共享的乘法数字模拟转换电路，其特征在于，所述第二级MDAC电路的输入为ph2相的out1和out2，输出为ph1相的out1和out2，Cs1_2、Cf1_2的上极板和Cs2_2、Cf2_2的上极板分别接到节点opin1_2、opin2_2上；在ph2相，节点opin1_2、opin2_2接共模，out1和out2分别被接到电容Cs1_2、Cf1_2和Cs2_2、Cf2_2的底极板进行采样；在ph2相，Cf1_2和Cf2_2的底极板分别接到out1和out2，Cs1_2和Cs2_2的底极板分别接DAC2的输出。

6. 根据权利要求1至5中任一项所述的运放共享的乘法数字模拟转换电路，其特征在于，所述第一级MDAC电路和第二级MDAC电路共用一时钟控制的双输入端运放。

7. 根据权利要求6所述的运放共享的乘法数字模拟转换电路，其特征在于，所述时钟控制的双输入端运放采用时钟控制的双输入端折叠型运放，或采用时钟控制的双输入端折叠型增益提升运放。

8. 根据权利要求7所述的运放共享的乘法数字模拟转换电路，其特征在于，所述时钟控制的双输入端折叠型运放或时钟控制的双输入端折叠型增益提升运放具有两对完全相同的输入，当处于ph1相时，输入对管M1和M2工作，而opin1和opin2接到共模点进行复位，Mph2断开，没有电流流过M3和M4；当处于ph2相时则相反，输入对管M3和M4工作，而opin1_2和opin2_2接到共模点进行复位，Mph1断开，没有电流流过M1和M2。

9. 一种应用运放共享乘法数字模拟转换电路的流水线模数转换器，其特征在于，该流水线模数转换器包括：

前端采样/保持S/H电路，用于对接收自模数转换器ADC输入端的V_in信号进行采样和保持，将得到的输出给流水子级中的第一级；

流水子级，用于对接收自采样保持电路的模拟信号分级进行模数转换和余差放大，将得到的数字输出给延时同步寄存器阵列，模拟输出给下一级流水子级；

延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时对准，将得到的数字输出给数字纠错模块；

数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。

10. 根据权利要求9所述的应用运放共享乘法数字模拟转换电路的流水线模数转换器，其特征在于，

所述流水子级的个数为9个，分别为STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7、STAGE8和FLASH；其中，STAGE1的MDAC电路、STAGE2的MDAC电路、STAGE3的MDAC电路和STAGE4的MDAC电路共用一个时钟控制的折叠增益提升型运放；STAGE5的MDAC电路、STAGE6的MDAC电路、STAGE7的MDAC电路和STAGE8的MDAC电路共用一个时钟控制的折叠型运放；

输入信号首先由S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第8级，最后一级仅进行模数转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大；各级所产生的所有18位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的10位数字码。