[发明专利]运放共享乘法数字模拟转换电路及其应用

说明书

技术领域

本发明涉及数字信号处理技术领域，尤其涉及一种运放共享的乘法数字模拟转换电路(Multiplying Digital to Analog Circuit，MDAC)，以及应用该MDAC电路的流水线模数转换器(Analog to Digital Circuit，ADC)。

背景技术

目前，随着数字信号处理技术在通信领域的广泛应用，高速调制解调器、宽带有线与无线通讯系统对中等精度、高速模数转换器的需求越来越大。在各种结构的ADC中，流水线ADC以其在速度、功耗和面积方面特有的折中优势而被广泛采用。

如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采样/保持(S/H)电路、若干个子级(STAGE1、STAGE2、……、STAGE k-1、FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端S/H电路和最后一级的低位快闪式ADC(即FLASH)外，其余各级(STAGE1、STAGE 2、……、STAGE k-1)均包含S/H电路、子数模转换器(SubDAC)、子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传统的流水线ADC结构中各子级的结构示意图。

在图2中，ph1和ph2是两相不交叠时钟，奇数级用ph1来控制采样，偶数级和前端S/H电路用ph2来控制采样，即相邻两级的控制时钟相是相反的。一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差放大器合为MDAC。

流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生B₁+r₁位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余差放大器中乘以2^r1，再被送入STAGE2进行处理，该过程重复一直到STAGE k-1级，最后一级仅进行模数转换，产生B_k位数字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理后输出最终的数字码。

高速高精度流水线ADC需要高速高精度的余差放大器，这对进行余差放大的运放提出了较高的要求，而对运放的精度和速度要求越高，运放的功耗越大，因此在运放功耗一定的条件下，减少运算放大器的个数对于减小整个ADC的功耗是非常有效的。

传统的MDAC电路如图3所示，图3为传统的MDAC电路的结构示意图。在图3中，ph1和ph2表示两个不交叠的时钟相，ph1e比ph1稍微提前打开，ph1和ph1e控制的开关导通时为采样相，ph2控制的开关导通时为放大相。可以看到，运放在采样相处于复位状态，只在放大相工作。利用运放在采样相不工作的特点，运放共享技术在时钟相相反的两级共用一个运放，使得运放在两个时钟相一直处于工作状态，从而使运放的数目减少了一半。

传统的运放共享MDAC电路如图4所示，图4为传统的运放共享MDAC电路的结构示意图。在图4中，时钟信号ph2e比ph2稍微提前打开，in1是时钟相ph1 MDAC的输入电压，在时钟相ph2 MDAC的输入电压为上一相的输出。这个电路存在的主要问题有两个：一是由于运放始终处于工作状态，运放输入端的寄生电容保存了上一相的信息，尤其当运放的增益和带宽都比较大的时候运放输入端寄生电容很大，严重影响了MDAC的精度；二是当MDAC电路处于放大相时，与输入端串连的开关(即图中ph1和ph2控制的开关switch1和switch2)的导通电阻影响了MDAC的速度。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的一个目的在于提供一种运放共享的MDAC电路，以实现对传统运放共享MDAC电路的改进，在与传统运放共享MDAC电路具有相同功耗优化的同时提高运放共享MDAC电路的精度和速度。

本发明的另一个目的在于提供一种流水线模数转换器，以将上述运放共享的MDAC电路应用到流水线模数转换器中。

(二)技术方案

为达到上述一个目的，本发明提供了一种运放共享的乘法数字模拟转换电路，该电路包括：