[发明专利]一种沟槽栅功率半导体器件制造方法

说明书

(一)技术领域

本发明属于半导体器件制造领域，特别涉及一种沟槽栅功率半导体器件制造方法。

(二)背景技术

在功率电子学领域，功率半导体器件作为关键的部件，其性能特征对系统性能的改善起着主要作用。功率MOS型器件为了达到更好的性能，例如要求更低的通态电阻，其工艺已从二十年前的几微米的技术迅速向深亚微米发展。对于传统的MOS结构而言，现代技术进步已经达到了缩小MOS元胞尺寸而无法降低导通电阻的程度，使得高击穿电压与低导通电阻具有难以调和的矛盾。沟槽结构的出现也可以有效解决导通电阻问题，它采用了在存储器存储电容制备工艺中发明的沟槽刻蚀技术，使导电沟道从横向变为纵向，相比普通的VDMOS结构，减少了导通电阻，大大增加了元胞密度，提高了功率半导体器件的电流处理能力，而且其制造工艺简单，因此沟槽栅结构MOSFET的设计得到了越来越多的关注，成为了一种值得发展的新型低压功率MOSFET结构。

图1所示为一种现有技术沟槽栅功率半导体器件结构剖面。其典型的制造方法概述如下：在n⁺衬底200上外延生长n^-区202，在n^-区202上通过离子注入B于n^-区202表面，接着进行高温扩散形成p体区204；采用干法刻蚀(各向异性)形成沟槽结构206g，该沟槽206g底略穿过P体区204进入n^-外延区202；在沟槽206g内层形成牺牲氧化层并腐蚀去处以提高干法刻蚀(各向异性)形成沟槽后留在沟槽表面的缺陷；热生长栅氧化层后淀积多晶硅，然后回刻蚀多晶硅使之表面略低于源区212表面。采用As或P离子注入掺杂多晶硅；离子注入As或P形成n⁺源区212；沟槽顶部形成BPSG盖帽214；然后淀积铝硅(Al-Si)合金216形成电接触。

对于上述现有技术沟槽栅功率半导体器件制造方法，当在沟槽内层形成牺牲氧化层或栅介质层时，由于分凝效应使杂质在硅(沟道区)和氧化物层之间发生再分布，其结果将导致器件阈值电压变得不易控制。美国专利文献(US 6,262,453 B1)公开的器件结构中，由于p体区中p-区域的存在而使得寄生晶体管作用增强，影响器件的可靠性。为了提高器件沟槽底部区域的耐压能力，通常采用在槽底形成厚氧化物层的方法。如公开的美国专利文献(US6,262,453 B1)中所述，利用部分曝光填充于槽内感光胶而在槽底形成厚氧化物层，该方法需要严格控制感光胶的曝光条件，而且在清除槽底感光胶更增加了工艺复杂程度。另外，随着器件元胞尺寸进一步缩小，源区结深变得很浅，这时会出现所谓的“金属钉”进入或穿透源区而使器件性能劣化甚至失效。

(三)发明内容

本发明的目的是提供一种在无需额外的掩膜版和复杂工序情况下，能够灵活地控制器件的阈值电压，改善器件槽底区域栅氧化物层的击穿强度以及提高器件的电接触可靠性的沟槽栅功率半导体器件制造方法。

本发明提出一种沟槽栅功率半导体器件制造方法，包括下列步骤：

提供第一导电类型的基底材料；

在上述基底上形成第一导电类型的外延层，该外延层具有低于第一导电类型的基底的掺杂浓度；

在上述外延层内形成第二导电类型体区；

在上述外延层内形成沟槽；

在上述沟槽底部外延层内形成弱第一导电类型区域；

在上述沟槽内侧表面形成介质层；

在上述具有介质层的沟槽内侧形成导电区域；

在上述第二导电类型区域表面形成具有第一导电类型的源区；

在上述第二导电类型体区表面形成具有更高掺杂浓度的第二导电类型体接触区；

在上述具有介质层和导电区域的沟槽顶部形成钝化层盖帽；

在上述源区和接触区表面形成扩散阻挡层；

在上述形成结构表面形成良好的电接触。

本发明还有这样一些技术特征：

1、提供第一导电类型的基底材料；

所述的外延层的形成方法为在上述基底上即在n⁺或p⁺衬底上外延生长n^-区，并在半导体基底上利用LPCVD(低压化学汽相淀积)方法生长薄氧化层；

所述的在外延层内形成第二导电类型体区是经过至少一次离子注入过程形成的，即在半导体基底表面进行离子注入掺杂物，并在半导体基片表面利用LPCVD方法生长Si₃N₄；