[发明专利]一种基于FPGA实现的解卷积交织器及解卷积交织方法

权利要求书

1. 一种基于FPGA实现的解卷积交织器，其特征在于，包括：

两个存储深度为二的次幂的双端口RAM，每个双端口RAM分别用于多个连续分支的移位寄存器；

两个读写地址发生器，每个读写地址发生器分别与一个双端口RAM连接；

控制器，分别与所述双端口RAM以及所述读写地址发生器连接，输出一个选择控制信号，选择控制其中一个读写地址发生器产生读地址和写地址输出；且该控制器输出一个选择信号，选择对应于所述读、写地址所属的双端口RAM，将输入的数据写入该双端口RAM中的所述写地址对应的存储空间，或从该双端口RAM中的所述读地址对应的存储空间读取数据并输出。

2. 根据权利要求1所述的基于FPGA实现的解卷积交织器，其特征在于，所述读写地址发生器包括写地址发生模块和读地址发生模块；所述写地址发生模块根据输入数据需要写入的分支基地址，加上偏移地址，输出写入数据的目标地址；所述读地址发生模块根据读出数据所在的分支基地址，加上偏移地址，输出读出数据的目标地址。

3. 根据权利要求1所述的基于FPGA实现的解卷积交织器，其特征在于，所述控制器包括控制不同分支之间进行切换的状态机，当状态机控制从一个分支切换至另一个分支时，所述控制器控制选择相应的双端口RAM进行数据读或写的操作。

4. 根据权利要求1所述的基于FPGA实现的解卷积交织器，其特征在于，所述两个双端口RAM的其中一个为存储容量是1024*8字节的双端口RAM，另一个为存储容量是256*8字节的双端口RAM。

5. 根据权利要求1至4任意一项所述的基于FPGA实现的解卷积交织器，其特征在于，所述双端口RAM中，每个分支占有的存储空间，比实际存储空间多一个字节。

6. 一种基于FPGA实现的解卷积交织方法，其特征在于，包括步骤：

a、将解卷积交织器的不同分支的输入数据分别存储到两个双端口RAM中；

b、控制器控制读写地址发生器产生读数据或写数据的目标分支在对应双端口RAM中的存储空间的地址；

c、控制器控制将数据写入目标地址，或从目标地址读出数据。

7. 根据权利要求6所述的基于FPGA实现的解卷积交织方法，其特征在于，所述步骤b包括如下步骤：

b1、控制器产生控制信号，选择其中一个读写地址发生器；

b2、读写地址发生器根据控制信号选择读、写数据的目标分支的基地址，加上偏移地址，输出读数据或写数据的目标地址。

8. 根据权利要求7所述的基于FPGA实现的解卷积交织方法，其特征在于，所述偏移地址采用循环计数器进行循环计数，当控制器控制的对象从一个分支切换至另一个分支时，该分支对应的循环计数器加1。

9. 根据权利要求6所述的基于FPGA实现的解卷积交织方法，其特征在于，所述两个双端口RAM的其中一个为存储容量是1024*8字节的双端口RAM，另一个为存储容量是256*8字节的双端口RAM。

10. 根据权利要求6至9任意一项所述的基于FPGA实现的解卷积交织方法，其特征在于，所述双端口RAM中，每个分支占有的存储空间，比实际存储空间多一个字节。