[发明专利]一种基于FPGA实现的解卷积交织器及解卷积交织方法

说明书

技术领域

本发明涉及解卷积交织技术，尤其是一种基于FPGA实现的解卷积交织器及解卷积交织方法。

背景技术

在通信系统中，信道编码的一般作用是纠正信道中出现的随机错误。而信道纠错编码在实际应用中往往要结合数据交织技术，这是因为多数信道差错是突发性的，即发生错误时，往往具有很强的相关性，甚至是连续一片数据都出了错；同时由于错误集中，可能超出了纠错码的纠错能力，所以在发送端加上数据交织器，在接收端加上解交织器，使信道的突发差错得以分散，以利于纠错。于此，信道之中加上交织器与解交织器，系统的纠错性能可以得到几个数量级的提高。

解交织器通常有两种实现形式，一种为解块交织器(Block De-interleaver)，另一种为解卷积交织器(Convolutional De-interleaver)。

如图1所示，为一种解卷积交织器的结构示意图。解卷积交织器一般由I个分支构成，分别为0到I-1。其中，每个分支的延迟单元数为(I-1)^*M、(I-2)^*M、......2M、M、0；每个分支延迟单元数差M个，所以每个分支的延迟数并不一致，结果造成输入数据的延迟并不相同(图1中，以M＝17＝N/I，N＝204＝误码保护帧长度，I＝12＝解交织深度为例)。

同时，请参见图2所示，为解卷积交织器的一种实现方式，其关键是使用FIFO(First In First Out，先进先出)移位寄存器实现数据读写；解交织器的每个分支实际上是一个FIFO移位寄存器，具有深度不等的字节空间。输入数据由控制开关控制循环送入到每一个分支。输出也有开关控制选择一个分支的数据。其中，图中B代表字节。

前述实现方式虽然具有设计方便简单的优点，但是具有如下缺陷：

1、在FPGA(Field Programmable Gate Array，现场可编程门阵列)逻辑器件中实现时，由于FPGA只支持二的次幂深度的存储记忆块(寄存器)，如果用FIFO来实现每个分支存储单元，那么各个分支需要的FIFO存储空间依次为256、256、256、256、128、128、128、128、64、64、32和0字节，共占用1696字节的存储空间，因此，实际使用到的存储空间是1122字节，存储空间的使用效率为：1122/1696＝66％，故存储空间的使用效率较低。

2、前述的设计由于分支开关切换的次数频繁，故消耗功率较大。

如图3所示，为基于一个双端口RAM实现解卷积交织器的结构示意图。本方案是将不同的分支大小的存储单元合成为一个大的、统一的Block RAM。只需一个写地址发生器和读地址发生器来控制读写操作同时进行。通过写地址信号将输入端的数据存入RAM，通过读地址信号将数据从RAM中取出送往解交织器的输出端。

由图1可以计算得出解交织器的实现所需的FIFO移位寄存器的容量共为1122字节；而采用图3所示的一个双端口RAM实现时，所需地址线宽度应该为11。

同时，由于FPGA只支持二的次幂深度的存储记忆块(寄存器)，所以，虽然交织器只需1122*8bits，但是必需要用二的次幂的存储空间来实现，所以用一个双端口RAM时需要11位地址线，存储空间2048*8bits。

该方案的缺点是既增加了寄存器占用FPGA的面积；同时，造成许多存储单元闲置，存储空间的使用效率为1122/2048＝55％，具有存储空间的使用效率较低的缺点。

发明内容

本发明的目的在于提出一种基于FPGA实现的解卷积交织器及解卷积交织方法，以减少在FPGA中所使用存储空间的面积、增加存储空间的使用效率、提高解卷积交织器的工作速度。

为解决上述问题，本发明公开一种基于FPGA实现的解卷积交织器，包括：

两个存储深度为二的次幂的双端口RAM，每个双端口RAM分别用于多个连续分支的移位寄存器；

两个读写地址发生器，每个读写地址发生器分别与一个双端口RAM连接；

控制器，分别与所述双端口RAM以及所述读写地址发生器连接，输出一个选择控制信号，选择控制其中一个读写地址发生器产生读地址和写地址输出；且该控制器输出一个选择信号，选择对应于所述读、写地址所属的双端口RAM，将输入的数据写入该双端口RAM中的所述写地址对应的存储空间，或从该双端口RAM中的所述读地址对应的存储空间读取数据并输出。