[发明专利]一种应用于∑－Δ模数转换器的抽取数字滤波器

说明书

技术领域

本发明涉及一种通讯、电子领域的数字滤波器，具体地说，涉及一种应用于∑-Δ模数转换器的抽取数字滤波器。

背景技术

Δ∑转换器的优势就在于它把大部分转换过程转移到了数字域，这使得它能够把高性能模拟与数字处理融合在一起，模拟元件采用单个比较器、积分器和1位的DAC。由于1位DAC只有两个输出，因此它在整个电压范围内均是线性化的，这种高水平的线性化是Δ∑转换器实现高精确度的原因之一。

典型的∑-ΔADC结构包含一个∑-Δ调制器和一个抽取数字滤波器。图1为调制器的结构示意图和工作波形图，其中输入信号X1比例为1/4。输入信号减去DAC输出信号(X5)是一个脉冲串，其一个周期为低电平，三个周期为高电平(X2)。闩锁比较器输出(X4)是反馈到数字滤波器的连续位流，其1∶0的比率与输入电压和满程输入范围的比率直接相关。

每条垂直线表示闩锁比较器输出由调制时钟控制。输入电压为1/4Vmax。DAC由数字输出控制，因此它从输出Vmax开始。Vmax与输入(1/4Vmax)的差为-3/4Vmax，输入到积分器，此负值电压导致积分器产生一条陡的负值曲线。

下个时钟时，由于X3为负值，则X4位置的输出为0。其被闩锁，导致DAC现在输出0电压，而且X2位置的压差仅为+1/4Vmax，在超出比较器阈值之前，此较小的正曲线需要经过多个周期。正积分一直保持正曲线，直到下一个时钟周期，才把一个1闩锁到输出，同时回到原来开始之处。

∑-ΔADC的第二个关键部分是抽取数字滤波器。∑-Δ调制器以采样速率输出1bit数据流，频率可高达MHz量级。数字滤波和抽取的目的是从该数据流中提取出有用的信息，并将数据速率降低到可用的水平。

∑-ΔADC中的数字滤波器对1bit数据流求平均，移去带外量化噪声并改善ADC的分辨率。数字滤波器决定了信号带宽、建立时间和阻带抑制。在∑-ΔADC中，经过modulator后，数据的量化噪声的总功率并没有减小，只是分布改变了，由原来在整个频谱中均匀分布，变为集中在高频段。由于sigma-delta ADC采用了over-sample技术，采样率远高于Nyquiste频率，因此需要进行降采样(down sample)以便降低数据速率，这个过程中，高频分量可能导致混叠(alising)，使信噪比下降，因此需要使用抽取滤波器的滤除带外噪声，减小混叠的发生，使降采样后的信号有较高的信噪比，同时去掉多余的数据、降低数据速率，方便后级进行处理。

由于带宽被输出数字滤波器降低，输出数据速率可低于原始采样速率，但仍满足Nyquist定律。这可通过保留某些采样而丢弃其余采样来实现，这个过程就是所谓的按M因子″抽取″。M因子为抽取比例，可以是任何整数值。在选择抽取因子时应该使输出数据速率高于两倍的信号带宽。这样，如果以fs的频率对输入信号采样，滤波后的输出数据速率可降低至fs/M，而不会丢失任何信息。

应用于∑-ΔADC的抽取数字滤波器结构主要包括CIC(CascadeIntegration Comb)、FIR滤波加抽取等。在性能要求不高的应用中，CIC结构的抽取滤波器具有很多优点，它结构简单、性能指标明确、实现方便和占用硅片面积小。图2是一个二阶CIC抽取数字滤波器的结构示意图，包括两个积分器、两个差分器，以及两者之间的降采样电路。图3是采用Z变换表示的结构图，由此可以方便地进行数字电路设计和实现。

CIC抽取滤波器的频率响应完全由降采样率、级数、差分延迟决定，因此和传统滤波器相比，CIC抽取滤波器的滤波器特性受到限制，比如滤波器的通带纹波、通带截止频率和阻带截止频率等不能任意控制，因此会给设计带来不便。为了取得更好地性能，在某些应用中，需要使用FIR滤波器加抽取的结构，例如高性能音频∑-ΔADC中，要求滤波器在整个声音频带内具有非常平坦的特性，以便实现高保真度音频回放，此时使用CIC滤波器几乎不可能满足性能指标的要求，需要使用FIR滤波器，滤波之后进行抽取操作。

为了满足高性能要求，FIR滤波器的阶数是非常大的，例如音频∑-ΔADC的滤波器的通带纹波要求小于±0.0008dB，那么需要使用2048阶的FIR滤波器，可能需要消耗大量的资源，占用很大的硅片面积，这给设计带来很大的挑战。