[发明专利]静态随机存取存储器宏和双端口静态随机存取存储器装置

说明书

技术领域

一般而言本发明关于集成电路设计，并且更特别地关于一双端口(two-port)静态随机存取存储器(SRAM)以及高速感测方案。

背景技术

SRAM常用作计算机系统的数据暂存。当电源供应时，SRAM可保存其存储状态而不需任何数据更新操作。SRAM装置包含“单元(cells)”阵列，每个单元保存一数据“位(bit)”。典型的SRAM单元可能包含两个交叉耦合的反向器以及连接所述反向器和两个互补位线之间的两个存取晶体管。存取晶体管由多个字线控制以选择对SRAM单元作读取或写入的操作。在读取操作时，存取晶体管被切换至导通，以让保存在交叉耦合反向器的储存点(storage node)的电荷，可经由互补位线被读取。在写入操作时，存取晶体管一样被切换至导通，且位线或互补位线的电压被提升至一定程度，以翻转SRAM单元的记忆状态。

图1概要地说明一典型六晶体管SRAM单元100。SRAM单元100包含P型金属氧化物半导体(PMOS)晶体管102和104，以及N型金属氧化物半导体(NMOS)晶体管106、108、110、和112。PMOS晶体管102的源极(source)连接至供应电压Vcc，而它的漏极(drain)连接至NMOS晶体管106的漏极。PMOS晶体管104的源极连接至供应电压Vcc，而它的漏极(drain)连接至NMOS晶体管108的漏极。NMOS晶体管106和108的源极一起连接至互补的供应电压，如接地电压或Vss。PMOS晶体管102和NMOS晶体管106的栅极(gate)一起连接至储存点114，储存点114进一步连接至PMOS晶体管104和NMOS晶体管108的漏极。PMOS晶体管104和NMOS晶体管108的栅极一起连接至储存点116，储存点116进一步连接至PMOS晶体管102和NMOS晶体管106的漏极。NMOS晶体管110连接储存点116至位线BL，而NMOS晶体管112连接储存点114至互补位线BLB。NMOS晶体管110和112的栅极由字线WL所控制。当WL的电压是逻辑“1”时，NMOS晶体管110和112被导通，以让数据位经由BL和BLB被读出或写进储存点114和116。

典型六晶体管SRAM单元100的一个缺点是，因为可靠度的考虑，它的操作速度和单元尺寸被严格限制。除此之外，它需要相当高的供应电压因而导致高功率消耗。

传统上，偶端口(dual-port)SRAM和双端口SRAM已经被广泛使用在高速应用上，其中，它们的一个主要差异是，一偶端口SRAM单元有一对位线和一互补位线用以写入操作以及另一对位线和一互补位线用以读取操作，而一双端口SRAM单元有一对位线和一互补位线用以写入操作以及仅单一位线用以读取操作。虽然偶端口SRAM有较高的操作速度，但双端口SRAM有较小的尺寸和较低供应电压。有鉴于此，急需一种机制改进双端口SRAM的操作速度而不需牺牲面积，以对SRAM的诸多高速低功率消耗应用提供解决方案。

发明内容

为解决上述问题，本发明揭示一静态随机存取存储器(SRAM)宏以及一高速感测方案。在本发明的一实施例中，该SRAM宏包含一单元阵列、一个或多个参考单元(reference cell)、以及至少一感测放大器。该单元阵列含有由多个位线及多个字线所寻址的一个或多个SRAM单元。该参考单元耦合到至少一参考位线和寻址所述SRAM单元的所述字线上。该感测放大器具有第一端以及第二端。该第一端接收该单元阵列中一选择的SRAM单元所产生的一感测电流。该第二端接收产生于该参考单元的一参考电流。该参考单元受控于耦合至该选择的SRAM单元的该相同字线，最后比较该感测电流和该参考电流来产生代表该选择的SRAM单元的逻辑状态的输出信号。

根据所述的静态随机存取存储器宏，其中，所述静态随机存取存储器单元是多个双端口静态随机存取存储器单元。

根据所述的静态随机存取存储器宏，其中，该参考位线没有连接到任何该单元阵列的所述静态随机存取存储器单元。

根据所述的静态随机存取存储器宏，其中，当该选择的静态随机存取存储器单元处于一低逻辑状态时，该参考电流大于该感测电流。

根据所述的静态随机存取存储器宏，其中，当该选择的静态随机存取存储器单元处于一高逻辑状态时，该参考电流小于该感测电流。

根据所述的静态随机存取存储器宏，进一步包含列选择器，耦合在该单元阵列、所述参考单元和该感测放大器之间，用来选择性地使该感测电流与该参考电流通过至该感测放大器。