[发明专利]嵌埋半导体芯片的结构及其制法

说明书

技术领域

本发明涉及一种嵌埋半导体芯片的结构及其制法，特别是涉及一种同时整合有半导体芯片及线路结构的嵌埋半导体芯片的结构及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品亦朝轻、薄、短、小、高集成度、多功能化方向发展。为满足半导体封装件高集成度(Integration)以及微型化(Miniaturization)的封装需求，半导体芯片的封装形逐渐由单一芯片的球栅阵列(BGA)封装或覆晶式(FlipChip，FC)封装演进到3D封装和模块化封装形态，使得封装的结构产生了不同的面貌例如SiP(System in Package)，SIP(SystemIntegrated Package)，SiB(System in Board)等多种形式。

但是，该些3D及模块化封装形态是以覆晶技术(flip chip)，或打线技术(wire bonding)将单一的半导体芯片一个接一个的连接至芯片承载板表面，亦或以表面黏着技术(SMT)接着于芯片承载件表面。如此，虽可达到高脚数的目的，但是在更高频使用时或高速操作时，其将因导线连接路径过长而产生电气特性的效能无法提升，而有所限制，另外，因传统封装需要多次的连接接口，相对地增加生产制造成本。

鉴此，为了能有效地提升电性质量而符合下世代产品的应用，业界纷纷研究采用将芯片埋入承载件内，作直接的电性连接，来缩短电性传导路径，并减少信号损失、信号失真及提升在高速操作的能力。

如图1所示，为现有的嵌埋半导体元件的封装结构剖面示意图。如图所示，该封装结构包括一承载板10，且该承载板10的一表面100形成有至少一开口100a；至少一半导体芯片11，其具有一主动面11a及相对的一非主动面11b，该主动面11a上形成有多个电极垫110，且该半导体芯片接置于该承载板10上且收纳于该开口100a中；一线路线路增层结构12，其形成于该承载板10上，且该线路线路增层结构12通过多个导电盲孔120电性连接至该半导体芯片11上的电极垫110。该半导体芯片11的该非主动面11b通过胶黏剤13接置于该承载板开口100a中。

该线路增层结构12包括至少一绝缘层121、至少一叠置于该绝缘层121上的线路层122，以及多个导电盲孔120，其贯穿该绝缘层121以电性连接至该线路层122，在该线路增层结构12外表面上具有多个电性连接垫123，并具有一防焊层124，其具有多个开口以显露该些电性连接垫123，从而提供植置焊料球(Solder ball)123之用，以电性导接至外部元件。

但是，为节省封装成本，一般于一基板面板(panel)中同时埋设多个半导体芯片，之后于该基板面板及半导体芯片上进行线路制程以形成与该些半导体芯片电性连接的线路，以完成该些半导体芯片向外的电性连接，之后再通过切单作业以形成具单一半导体芯片的封装件。然，上述现有制程中，在于该基板面板上进行半导体芯片排版时，需于该基板面板上预留一些区域，以供后续利用成型机进行切单作业，由于成型机一般比较大，于该基板面板上预留的区域亦相应的大，因而浪费基板可使用的线路布局空间，或者导致基板面板的排版率降低、成本增加。

又，上述现有制程中是将半导体芯片直接置入基板面板后，于该基板面板单一侧表面进行线路制程，致使所形成的封装结构相对表面的应力不平衡，使得基板面板于制造过程中易产生翘曲，致使产品良率低且不易生产。

再者，现有制程中是利用成型机台直接对封装基板面板进行切割，使成型时间无法缩短。另一方面，线路一般是由金属铜制成，在进行切单作业时，具较大延展性的金属铜由于受到成型机台的压力而造成铜面延展，易造成切单后的封装结构相互刮伤，进而使得封装结构遭到破坏、生产良率降低。

因此，如何提供一种嵌埋半导体芯片的结构及其制法，以避免现有技术中基板面板使用空间浪费、基板排版率低、基板翘曲、封装结构遭到破坏、良率低、成本增加、成型时间增加等缺陷，实已成为目前业界亟待攻克的难题。

发明内容

鉴于上述现有技术的种种缺陷，本发明的主要目的是提供一种嵌埋半导体芯片的结构及其制法，藉以增加芯片承载件排版率，有效利用芯片承载件的使用空间。

本发明的另一目的在于提供一种嵌埋半导体芯片的结构及其制法，藉以平衡承载件于制造过程中所受到的应力，进而避免发生翘曲现象，同时可避免整体结构受到破坏。

本发明的再一目的在于提供一种嵌埋半导体芯片的结构及其制法，藉以提升良率、减低成型时间及成本。