[发明专利]垂直沟道晶体管以及包括垂直沟道晶体管的存储器件

说明书

技术领域

本发明一般涉及一种半导体器件，本发明尤其是涉及一种垂直沟道晶体管和包括垂直沟道晶体管的半导体存储器件。

背景技术

图1是常规CMOS器件的PMOS和NMOS平面沟道晶体管的示意性截面图。如图所示，NMOS平面沟道晶体管通常由在p型衬底100的表面中形成的n+型源/漏区101和103限定，且n+型多晶硅栅极104位于NMOS平面沟道晶体管的p沟道区102上方。PMOS平面沟道晶体管通常由在p型衬底100的n型阱100’的表面中形成的p+型源/漏区111和113限定。n+型多晶硅栅极114位于PMOS平面沟道晶体管的n沟道区112上方。

图2是通常图解NMOS和PMOS平面沟道晶体管的阈值电压Vth和沟道区杂质浓度之间关系的图线。如本领域的技术人员所周知，NMOS和PMOS平面沟道晶体管的阈值电压(Vth)可分别通过精细控制沟道区202和212中的杂质浓度来设计(图1)。在一般的CMOS操作中，NMOS晶体管的阈值电压Vth为正，而PMOS晶体管的阈值电压Vth为负。因此，为了实现CMOS器件操作，在NMOS平面晶体管中通常需要精细沟道注入工艺，以将阈值电压Vth从负变成正(见图2)。

在此将图1的PMOS和NMOS晶体管称作“平面沟道”晶体管，这是由于沟道区202和212沿着衬底101的平面(或水平)表面区延伸。然而，新近，在努力增加器件集成度中，“垂直沟道”晶体管已经得到发展，其中其沟道区相对于水平衬底表面垂直延伸。

图3A是具有NMOS和PMOS垂直沟道晶体管的常规器件的示意性截面图，而图3B是其透视图。在图3A和3B中，相同元件用相同参考数字表示。

参考图3A和3B，NMOS垂直沟道晶体管包括形成在p型衬底300上的p型垂直沟道区302，形成在p型衬底300表面中并且围绕p型垂直沟道区302的第一n+型源/漏层301，形成在p型垂直沟道区302上方的第二n+型源/漏层303。NMOS垂直沟道晶体管还包括围绕p型垂直沟道层302的n+型多晶硅栅极304。尽管未示出，但是，将栅极电介质插设在n+型多晶硅栅极304和p型垂直沟道层302之间。

PMOS垂直沟道晶体管包括形成在p型衬底300中n阱上的n型垂直沟道层312，形成在n阱300’的表面中并且围绕n型垂直沟道层312的第一p+型源/漏层311，形成在n型垂直沟道层312上方的第二p+型源/漏层313。PMOS垂直沟道晶体管还包括n+型多晶硅栅极314，其围绕n型垂直沟道层312。而且，栅极电介质(未示出)插设在n+型多晶硅栅极314和n型垂直沟道层312之间。

通常，垂直沟道302和312由柱状结构限定，该柱状结构通常具有圆形水平截面，且多晶硅栅极304和314是圆柱状且完全地围绕各自的垂直沟道302和312。而且，第一源/漏层301和311以及第二类型源/漏层303和313通常由盘状结构限定，该盘状结构通常也具有圆形水平截面。在图3A和3B的实例中，多晶硅栅极304和314的外直径基本上与第一源/漏层301和311的外直径相符，且垂直沟道302和312的外直径基本上与第二类型源/漏层303和313的外直径相符。

垂直沟道晶体管的一个缺点在于难以精确且可靠地将杂质注入到p型和n型垂直沟道层302和312的柱状结构中。尤其关于NMOS垂直沟道晶体管存在问题。即，如之前结合图2所说明的，通常都必须执行沟道注入工艺，从而对于NMOS器件建立正阈值电压Vth。然而，在p型垂直沟道302中注入离子的任何尝试都可能导致不均匀的离子密度分布，其会导致阈值电压Vth上的预期变化。由于p型垂直沟道302的柱直径减小以增强器件集成度，该问题更加突出。

因此，常规NMOS垂直沟道晶体管通常在负阈值电压Vth(例如，-0.4V)下操作。因此，必须以能够产生负电压以截止NMOS垂直沟道晶体管的特定控制组块构造相应的器件。此外，使用常规NMOS垂直沟道晶体管难以实现CMOS操作模式，这是由于CMOS操作模式通常对于NMOS晶体管都需要正的阈值电压。

发明内容

根据本发明的一个方面，提供了一种半导体器件，其包括NMOS垂直沟道晶体管和PMOS垂直沟道晶体管，其中NMOS垂直沟道晶体管位于衬底上并包括围绕垂直p沟道区的p+多晶硅栅极，而PMOS垂直沟道晶体管位于衬底上并包括围绕垂直n沟道区的n+多晶硅栅极。