[发明专利]半导体封装体堆叠结构及其制法

说明书

技术领域

本发明涉及一种半导体封装体堆叠结构及其制法，特别是一种利用连接器做为电性连接结构的半导体封装体堆叠结构及其制法。

背景技术

半导体科技随着计算机与网络通讯等产品功能急速提升，必需具备多元化、可移植性与轻薄微小化的需求，使芯片封装业必须朝高功率、高密度、轻、薄与微小化等高精密度制程发展，除此之外，电子封装(Electronics Packaging)仍需具备高可靠度、散热性佳等特性，以作为传递讯号、电能，以及提供良好的散热途径及结构保护与支持等作用。

立体式封装目前大致有两种方式，分别是封装上封装(Package onPackage，PoP)以及封装内封装(Package in Package，PiP)。PoP是一种很典型的3D封装，将两个独立封装完成的封装体以制程技术加以堆叠。而PiP则是将一个单独且未上锡球的封装体通过一个间隔件(spacer)叠至芯片上，再一起进行封胶的封装。其中，PoP通过独立的两个封装体经封装与测试后再以表面粘着方式叠合，可减少制程风险，进而提高产品良率。

请参考图1A及图1B，图1A及图1B为已知的一种PoP封装体制作流程的立体示意图及其剖视图，于两封装体10、20载板的电性连接处设置印刷电路板间隔件(printed circuit board spacer，PCB spacer)30并利用表面粘着技术(surface mount technology，SMT)将两封装体10、20熔接一起。由于，PCB间隔件30上的导电端子32须与封装体l 0、20载板上的端子12、22呈一对一设置，故，除了有准确对位外，材质间连接不良也是一问题。另外，在加热过程中，因不同材料间的热膨胀系数不同，可以引起的翘曲(warpage)现象，连接不良更可能导致爆板(popcorn)现象。

发明内容

为了解决上述问题，本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利用可堆叠连接器取代传统的焊接方式以解决表面粘着技术时的对位问题。

本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利用连接器上的凸部搭配位置相对应的凹部以堆叠各封装体可有效降低堆叠高度。

本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利用连接器做为电性连接结构，可有效解决表面粘着技术可靠性问题。

本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利用可堆叠连接器取代传统的焊接方式，不仅封装体易插易拔，封装体载板翘曲的问题亦可同时改善以提高产品信赖度。

本发明目的之一是提供一种半导体封装体堆叠结构及其制法，除可提高产品信赖度之外，因其制程简易，亦可降低生产成本。

为了达到上述目的，本发明一实施例的半导体封装体堆叠结构，包括：一第一封装体，具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；至少一第一电性连接结构，挟持于该载板上并与这些导电端子电性连接，其中该第一电性连接结构具有一凹部，且该第一电性连接结构为一连接器；一第二封装体，具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；以及至少一第二电性连接结构，挟持于该第二封装体的该载板上并与这些导电端子电性连接，其中该第二电性连接结构具有一凸部且该凸部插设于该第一电性连接结构的该凹部上以电性连接该第一封装体与该第二封装体，且该第二电性连接结构为一连接器。

为了达到上述目的，本发明的又一实施例的半导体封装体堆叠结构制法，包括：提供一第一封装体，其具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；提供至少一第一电性连接结构，其挟持于该载板上并电性连接这些导电端子，其中该第一电性连接结构具有一凹部，且该第一电性连接结构为一连接器；提供一第二封装体，其具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；以及提供至少一第二电性连接结构，其挟持于该载板上并电性连接这些导电端子，其中该第二电性连接结构具有一凸部，且该凸部插设于该第一电性连接结构的该凹部上，以电性连接该第一封装体与该第二封装体，且该第二电性连接结构为一连接器。