[发明专利]CMOS工艺中无运算放大器的带隙基准电压源

说明书

技术领域

本发明一般而言涉及在CMOS工艺中实现的带隙基准电压发生电路。更具体而言，本发明涉及适用于低电压电源的、具有高PSRR和低功率耗散的带隙基准电压发生器。

背景技术

现在参照图1，其中示出了带隙基准电压发生器10的典型实施的电路图。发生器10包括具有正输入14、负输入16和输出18的运算放大器(OPAMP)12。由两个串联连接电阻器R1和R2形成分压器，其中电阻器R1和R2一起耦合于节点Y，节点Y连接到负输入16。分压器的第一端连接到运算放大器12的输出18。分压器的第二端连接到双极晶体管Q2的发射极。晶体管Q2的集电极和基极连接到接地基准。电阻器R3耦合于运算放大器12的输出18和节点X之间，节点X连接到正输入14。节点X还连接到双极晶体管Q1的发射极。晶体管Q1的集电极和基极连接到接地基准，使得晶体管Q1和Q2的基极连接在一起。

需要OPAMP12使节点X和Y处的电压相等且稳定。除此之外，利用OPAMP的PSRR改善使其可广泛应用于带隙电路。在通常应用中，OPAMP只是基本的差分输入运算放大器。然而，为了改善低电压应用中的PSRR，期望具有高增益、高速度和低偏移(offset)OPAMP的良好性能。这形成了具有更高功率耗散的更复杂的带隙电路。这种电路不是很适合用于例如数据转换器的信号处理应用。

鉴于前述问题，人们对使用无OPAMP的(OPAMP-1ess)带隙发生器感兴趣。然而，由于许多原因，这种电路通常不适用于信号处理应用。

现在参照图2和3，其分别说明了现有技术中已知的简单的和共射-共基的无OPAMP的带隙基准电压发生器电路。

在图2中，双极晶体管Q1和Q2如图1那样连接，其集电极和基极耦合到接地基准电压。晶体管Q1的发射极通过MOS晶体管M1和M3(其中M1为n沟道器件，M3为p沟道器件)的串联连接的源极-漏极电路连接到基准电压源Vdd。晶体管M1的栅极连接到晶体管M1的漏极。晶体管Q2的发射极通过MOS晶体管M2和M4(其中M2为n沟道器件，M4为p沟道器件)的串联连接的源极-漏极电路以及串联连接的电阻器R1，连接到基准电压源Vdd。电阻器R1耦合于晶体管Q2的发射极与晶体管M2的源极之间。晶体管M4的栅极连接到晶体管M4的漏极。此外，晶体管M4的栅极连接到晶体管M3的栅极，而晶体管M2的栅极连接到晶体管M1的栅极。第三双极晶体管Q3的集电极和基极耦合到接地基准电压。晶体管Q3的发射极通过p沟道MOS晶体管M5的串联连接的源极-漏极电路和电阻器R2，连接到基准电压源Vdd。电阻器R2耦合于晶体管Q3的发射极和晶体管M5的漏极之间，在晶体管M5的漏极得到带隙输出电压Vbg。晶体管M5的栅极连接到晶体管M3和M4的栅极。

在图3中，双极晶体管Q1和Q2如图1那样连接，其集电极和基极耦合到接地基准电压。晶体管Q1的发射极通过MOS晶体管M1、M1a、M3a和M3(其中M1/M1a为n沟道器件，M3a/M3为p沟道器件)的串联连接的源极-漏极电路，连接到基准电压源Vdd。晶体管M1的栅极连接到晶体管M1a和M3a的漏极。晶体管M1a的栅极接收偏置电压Vb2，晶体管M3a的栅极接收偏置电压Vb1。晶体管Q2的发射极通过MOS晶体管M2、M2a、M4a和M4(其中M2/M2a为n沟道器件，M4/M4a为p沟道器件)的串联连接的源极-漏极电路以及串联连接的电阻器R1，连接到基准电压源Vdd。电阻器R1耦合于晶体管Q2的发射极与晶体管M2的源极之间。晶体管M4的栅极连接到晶体管M2a和M4a的漏极。此外，晶体管M4的栅极连接到晶体管M3的栅极，而晶体管M2的栅极连接到晶体管M1的栅极。晶体管M2a的栅极也接收偏置电压Vb2，晶体管M4a的栅极也接收偏置电压Vb1。第三双极晶体管Q3的集电极和基极耦合到接地基准电压。晶体管Q3的发射极通过p沟道MOS晶体管M5和M5a的串联连接的源极-漏极电路和电阻器R2，连接到基准电压源Vdd。电阻器R2耦合于晶体管Q3的发射极和晶体管M5a的漏极之间，在晶体管M5a的漏极得到带隙输出电压Vbg。晶体管M5a的栅极也接收偏置电压Vb1。晶体管M5的栅极连接到晶体管M3和M4的栅极。

带隙电压Vbg为(方程1)：