[发明专利]半导体晶圆结构

说明书

技术领域

本发明涉及具有低介电常数(low-k)介电材料的半导体晶圆的制造方法，特别是涉及测试线布置的设计方法。

背景技术

集成电路的制造业者采用较细的电路线宽，低介电常数材料，以及其他技术以制造微缩、高速的半导体元件。伴随着上述技术的改进，维持合格率及产出率的挑战也随之增加。就可靠度的观点而论，位于晶粒角落的低介电常数材料会导致形成裂缝的机会增加，尤其在切割过程中特别显著。

典型的半导体晶圆实质上包括彼此间相互隔离的晶粒(或芯片)，其间隔以切割线。在晶圆中，各晶粒包含线路。晶粒在切割步骤中分离，且各别地封装。或者，各别的晶粒可封装成多芯片模块(multi-chip modules)。在半导体制造过程中，半导体元件(例如集成电路IC)在每一步骤中必须不断地测试以维持且确保元件的品质。测试元件通常与实际要制造的元件同时形成于晶圆中。典型的测试方法提供多个测试垫位于所述切割线上，测试垫通过探针与外部终端电性耦接。选用测试垫来测试晶圆的不同性质，例如阈值电压(threshold voltage)、饱和电流(saturation current)、栅极氧化层厚度(gate oxide thickness)或漏电流(leakage current)。测试垫沿着切割线形成，因此，“测试线”的逻辑含意泛指其内具有测试垫的条状区域(strip-likeregion)。

大体而言，切割线的定义为不具有晶粒图案的多层结构区域，且其宽度大约80至100微米(μm)，视晶圆中晶粒的大小维度而定。为了避免在晶圆切割过程中诱发裂缝，且避免裂缝延伸至晶粒中，各晶粒通常由宽度3至10微米的封合环(seal ring)围绕。然而，在晶圆制造过程中，往往由于切割线的因素而导致损伤。更有甚者，当上述多层结构中的至少一层包括具高热膨胀系数的金属层时，各层之间的尺寸维度变化便足以产生高度内应力(high-level internal stress)于晶圆的切割线区域中。因此缘故，导致晶圆上沿着切割线的部分区域受到损伤，例如剥离(peeling)、分层(delamination)或介电损伤(dielectric fracture)。上述切割线损伤的型态通常可由具有低介电常数的金属层间介电层(inter-metal-dielectric)的多层结构中观察到。

在考虑测试垫于切割线中布置的设计方法时，主要的考量点为切割过程中所导致的应力，使得位于晶粒角落的测试垫发生严重的剥离。这也导致位于晶粒角落的多层结构间分层。分层直接冲击元件的可靠度，且主要造成横梁形式缺陷(即残留材料)，干扰并阻碍集成电路元件的后续工艺及测试步骤。

美国专利早期公开第US 10/675,862号揭示一种设计方法，用以减少晶粒角落处的低介电常数材料发生剥离现象。图1显示传统技术中具有晶粒的晶圆的俯视图。请参阅图1，半导体晶圆1包括晶粒(或芯片)6，其彼此间由第一切割线2与第二切割线4隔离。第一切割线2沿第一方向延伸，且第二切割线4沿第二方向延伸。由第一切割线2与第二切割线4其中之一的交会点定义交叉区域8。

接着，定义未被占用的区域10(阴影线区域)。此未被占用的区域10可包括交叉区域8以及靠近晶粒角落的区域。较佳的条件为无任何测试垫设置于未被占用的区域10中。

然而，上述设计方法导致越过切割线的测试线的位置受到限制。由于在未被占用的区域排除设置测试垫，导致测试垫位置构成的测试线可能无法穿过未被占用的区域，且必须设置于未被占用的区域的任一侧。其直接的限制即导致测试线的长度必须小于晶粒的长度。当测试线的长度大于晶粒可提供的长度时，在晶粒之间就必须保留额外的空间以容纳测试线，其结果导致晶圆空间的浪费，且降低每片晶圆上可提供的晶粒数目。

因此，业界亟需一种设计方法，减少晶粒角落处的低介电常数材料发生剥离的问题，同时对测试线的设计与布置造成最小的限制。

发明内容

有鉴于此，为解决上述问题，本发明的一个方案在于提供一种半导体晶圆结构，包括：多个晶粒；第一切割线，沿第一方向延伸；第二切割线，沿第二方向延伸且与该第一切割线交叉，其中该第一切割线与该第二切割线具有交叉区域；第一测试线，在该第一切割线中，其中该第一测试线越过该交叉区域；以及多个第一测试垫，在该第一测试线中，其中所述第一测试垫仅形成于未被占用的区域的外侧，该未被占用的区域实质上定义于该交叉区域中。

上述半导体晶圆结构中，该未被占用的区域所具有的宽度约小于该第一切割线与该第二切割线的宽度的65％。