[发明专利]对快闪记忆单元元件执行操作的方法

说明书

技术领域

本发明是有关于一种记忆单元操作方法，且特别是有关于一种对快闪记忆单元元件执行操作的方法。

背景技术

快闪记忆体元件中浮置闸技术的使用是熟知的。通常，提供n或p型半导体的硅通道。浮置闸晶体管由氧化物环绕，以使储存于栅极上的电荷能够保留于彼处。借由通道注入步骤产生程序化(program)以及抹除(erase)操作。在操作期间，电子经受福勒-诺德翰姆隧穿(Fowler-Nordheimtunneling，FN tunneling)且自通道转移至浮置闸，反之亦然。

为提供有效通道注入，须减小栅极注入(电子经由FN隧穿在控制闸与浮置闸之间的转移)的可能性。此借由最大化栅极耦合比(gate coupling ratio，GCR)来实现。栅极耦合比经定义为浮置闸电位与控制闸电位之比。等于1的GCR是最佳的，但大于0.6的GCR对于大多数快闪记忆体元件已足够。

此结果对于较大记忆体元件是良好的，但当此等元件缩小尺寸时，高GCR变得难于维持。详言之，对于NAND快闪记忆体，当节点(node)低于45纳米时，预测GCR会小于0.3。底部隧穿氧化物(bottom tunnel oxide)将不会具有足够大的电场，从而不能允许FN隧穿。此外，未来快闪记忆体元件将需要鳍式场效晶体管(FinFET)状结构来改良元件短通道特性。这些结构具有自然大的通道闸至浮置闸耦合电容，以及因此具有自然低的GCR。

此外，传统快闪记忆体元件阵列中存在浮置闸间耦合(inter-floating gatecoupling)的问题。由于阵列中的记忆单元的密度变大，浮置闸间耦合电容与通道与浮置闸的栅极耦合电容相当。此引起记忆单元之间的干扰，此干扰会劣化快闪记忆体元件的功能性。此外，对栅极氧化物的电场应力影响单元的可靠性以及耐久性。

因此，特别在使用FinFET状结构时，需要以此方式操作浮置闸装置以便使有效FN隧穿至浮置闸。亦需要以此方式操作浮置闸装置以便增加可靠性以及耐久性，且当元件缩小尺寸时减小记忆单元间干扰。

发明内容

当浮置闸与控制闸之间的栅极耦合比小于0.4时，提供一种对快闪记忆单元元件执行操作的方法。需要越过控制闸施加电位。自控制闸注入电子至浮置闸，或自浮置闸射出电子至控制闸。由提供于元件中的硅通道的性质决定与注入或射出相关联的操作。

对于n通道记忆单元，借由自浮置闸射出电子至控制闸来实现写入(writing)。借由自控制闸注入电子至浮置闸来实现抹除。对于p通道记忆单元，借由自控制闸注入电子至浮置闸来实现写入。借由自浮置闸射出电子至控制闸来实现抹除。

具有块体连接式(bulk-tied)FinFET状结构的元件特别适合于此方法，因为此结构产生自然低的栅极耦合比。此方法亦特别适合用于NAND快闪记忆体阵列中的记忆单元上，因为其允许记忆单元的尺寸缩小(scalability)低至20纳米以下。

附图说明

图1展示在供本发明的一较佳实施例中使用的快闪记忆单元的通道长度方向中的典型剖面示意图。

图2A、2B、3A以及3B展示在根据本发明的一较佳实施例的n通道记忆单元与p通道记忆单元中借由-/+FN隧穿的电子注入以及电子射出。

图4展示在供本发明的一较佳实施例中使用的较佳快闪记忆单元的通道宽度方向中的剖面示意图。

图5至图6展示在供根据本发明的一较佳实施例使用的NAND阵列中的两个快闪记忆单元的通道长度以及宽度方向中的剖面示意图。

图7A至图7C以及图8A至图8C展示对供根据本发明的一较佳实施例使用的n通道以及p通道NAND阵列中的记忆单元的操作。

图9A以及9B展示临限电压(以伏为单位)对时间(以秒为单位、对数刻度)的曲线图。

图10展示用于具有不同大小的技术节点的资料，其指示尺寸缩小低至小于20纳米。

10：控制闸                    10′：控制闸

12：多晶硅间顶部隧穿介电质    14：电荷储存浮置闸

16：底部栅极氧化物            18：硅通道

18′：硅通道                  20a：n型掺杂源极

20b：p型掺杂源极              22a：n型掺杂漏极

22b：p型掺杂漏极              24：井

24a：p型井                    24b：n型井