[发明专利]电路板嵌埋有半导体芯片的电性连接结构

说明书

技术领域

本发明涉及一种嵌埋半导体芯片的电路板结构，尤指一种用以电性连接埋入支承板的半导体芯片与线路的空心导电盲孔结构。

背景技术

随着半导体封装技术的发展，半导体装置(Semiconductor device)已开发出不同的封装型态，其主要是在一封装基板(package substrate)或导线架上先装置半导体芯片，再将半导体芯片电性连接在该封装基板或导线架上，接着以胶体进行封装。其中球栅阵列式(Ball gridarray，BGA)为一种先进的半导体封装技术，其特点在于采用一封装基板来安置半导体芯片，并利用自动对位(Self-alignment)技术以于该封装基板背面植置多个成栅状阵列排列的锡球(Solder ball)，使相同单位面积的半导体芯片承载件上可以容纳更多输入/输出连接端(I/Oconnection)以符合高度集成化(Integration)的半导体芯片所需，以通过该些锡球以电性连接至外部装置。

但是现有的半导体封装结构是将半导体芯片黏贴于基板顶面，进行打线接合(wire bonding)或覆晶接合(Flip chip)封装，再于基板的背面植以锡球以进行电性连接，如此，虽可达到高脚数的目的，但是在更高频使用时或高速操作时，其将因导线连接路径过长而产生电气特性的效能无法提升，而有所限制。另外，因传统封装需要多次的连接接口，相对地增加制造的复杂度。

鉴此，为了能有效地提升电性质量而符合下世代产品的应用，业界纷纷研究采用将芯片埋入封装基板内以直接的电性连接，用以缩短电性传导路径，并可减少信号损失、信号失真及提升高速操作的能力。

如图1所示，为现有的半导体组件埋入基板的封装件的剖面示意图。如图所示，该封装件包括承载板10，且该承载板10的一表面100形成有至少一开口100a；至少一半导体芯片11，且该半导体芯片11上形成有多个电极垫110，接置于该承载板10上且收纳于该开口100a中；一线路增层结构12形成于该承载板10上，且该线路增层结构12通过多个导电盲孔120电性连接至该半导体芯片11上的电极垫110。

该半导体芯片11具有一主动面11a及与该主动面相对的非主动面11b，且该主动面11a上形成有多个电极垫110，该非主动面11b通过胶黏剂13接置于该承载板开口100a中。

该线路增层结构12包括至少一介电层121，与该介电层121交错叠置的线路层122，以及贯穿该介电层121以电性连接该线路层122的导电盲孔120，且所述多个导电盲孔120得以电性连接至该半导体芯片11的电极垫110。而在该线路增层结构12的最外表面的线路层上则形成有多个电性连接端123，且该最外层线路层上形成有一防焊层124，而该防焊层124具有多个开孔以外露出该电性连接端123，用以提供植置有导电组件，例如为焊球125(Solder ball)，从而供收纳于该承载板10中的该半导体芯片11得以通过其表面的电极垫110、该线路增层结构12以及该焊球125电性导接至外部组件。

如上所述，现有的芯片埋入式封装结构中，该线路层通过导电盲孔直接与半导体芯片作电性连接，而该导电盲孔系通过于形成于绝缘层中的盲孔(Via)中电镀铜形成，且铜材料填满该盲孔。然，由于所形成的导电盲孔周围的各组成组件(例如绝缘层、半导体芯片表面的保护层等)的热膨胀系数(Coeffecient Thermal Efficent；CTE)不匹配，导致所形成的半导体封装件由于各组成组件之间的热膨胀差异，而于该半导体封装件中产生热应力，进而可能导致所形成的线路结构与半导体芯片的电极垫表面产生分离而导致产品电性失效。

又现有的半导体封装件中，为满足细线路(Fine Pitch)的要求及所短信号传导路径，与线路连接的导电盲孔采用叠置结构，然而由于该导电盲孔周围的各组成组件，例如绝缘层、半导体芯片表面的保护层等的热膨胀系数各不相同，导致产品内部产生的热应力不匹配，而使该半导体芯片的电极垫与线路结构之间产生分离，故无法满足细线路的要求，同时亦影响产品的信赖度。

因此，如何提出一种电路板嵌埋有半导体芯片的电性连接结构，以避免现有技术的种种缺失，实已成为目前业界亟待解决的技术问题。

发明内容

鉴于上述现有技术的种种缺失，本发明的主要目的在于提供一种嵌埋半导体芯片的电路板结构，以提升产品电性能，避免半导体芯片的电极垫与增层线路结构之间产生分离。

本发明的又一目的在于提供一种嵌埋半导体芯片的电路板结构，以提升产品优良率及产品的信赖度。