[发明专利]SONOS存储管的器件结构及其制作方法

说明书

技术领域

本发明涉及一种半导体器件，尤其是一种SONOS存储管的器件结构。本发明还涉及一种SONOS存储管的器件结构的制作方法。

背景技术

对于缩小闪存来说电荷囚禁(charge trapping)器件是个电学性能非常好的结构，该结构是本领域技术发展的趋势。而且这种器件具有非常简单的制作工艺，非常便于批量化的生产制作，这种器件就是通常所说的SONOS器件(polysilicon-oxide-nitride-oxide-silicon，多晶硅-二氧化硅-氮化硅-二氧化硅-硅)。而通常的SONOS结构的存储单元的面积相对来说比较大，局限了SONOS器件的使用和推广。

发明内容

本发明所要解决的技术问题是提供一种SONOS存储管的器件结构，以及这种SONOS存储管器件结构的制作方法，通过较为简单的方法制作得到SONOS存储管的器件结构，并且使得SONOS存储管所占用的存储单元的面积大大减小。

为解决上述技术问题，本发明SONOS存储管的器件结构的技术方案是，在衬底中部上设置有栅氧化层，所述栅氧化层上方设置有选择管，所述栅氧化层和选择管的两侧分别设置有缺口向外的“L”形ONO(二氧化硅-氮化硅-二氧化硅)层，所述ONO层的缺口位置设置有存储管，在所述两个存储管和ONO层的外侧的衬底上，一侧设置源极，另一侧设置漏极。

本发明SONOS存储管器件结构的制作方法的技术方案是，依次包括如下步骤：

(1)采用常规的CMOS器件制作工艺，通过光刻和刻蚀形成所述选择管；

(2)淀积ONO层，之后在所述ONO层上生长多晶硅；

(3)通过侧墙刻蚀去除所述选择管以上的ONO层和多晶硅，并形成存储管，留出源极和漏极的位置；

(4)在步骤(3)中留出的位置进行源极和漏极注入；

(5)采用常规CMOS器件制作工艺完成器件制作的其它步骤。

本发明利用侧墙刻蚀来形成SONOS存储管，并且同时形成双比特的SONOS存储单元，其制作方法步骤简单，易于实现，并且使得SONOS存储管所占用的存储单元的面积大大减小，提高了器件的性能。

附图说明

下面结合附图和实施例对本发明作进一步详细的说明：

图1为本发明SONOS存储管的器件结构的结构示意图；

图2为本发明SONOS存储管的器件结构对比特1进行写操作的示意图；

图3为本发明SONOS存储管的器件结构对比特2进行写操作的示意图；

图4为本发明SONOS存储管的器件结构对比特1和比特2进行擦除操作的示意图；

图5为本发明SONOS存储管的器件结构对比特1进行读操作的示意图；

图6为本发明SONOS存储管的器件结构对比特2进行读操作的示意图；

图7～图9为本发明SONOS存储管器件结构的制作方法各步骤的示意图；

图10为本发明SONOS存储管的器件结构的一个实施例的示意图。

具体实施方式

本发明提供了一种SONOS存储管的器件结构，如图1所示，在衬底中部上设置有栅氧化层，所述栅氧化层上方设置有选择管，所述栅氧化层和选择管的两侧分别设置有缺口向外的“L”形ONO层，所述ONO层的缺口位置设置有存储管，在所述两个存储管和ONO层的外侧的衬底上，一侧设置源极，另一侧设置漏极。

所述ONO层包括两层二氧化硅层和夹在所述两层二氧化硅层之间的氮化硅层，所述下层二氧化硅层的厚度为15～25，所述中间的氮化硅层的厚度为60～120，所述上层二氧化硅层的厚度为40～80。

本发明SONOS存储管的器件结构中包括有两个比特单元，分别为比特1和比特2，其工作过程如下所述：

参见图2所示，对比特1进行写操作时，对源极加1.8V电压，对比特1的存储管加5V电压，对选择管加1.8V电压，对比特2的存储管加5V电压，对漏极加0V电压，电子流入比特1的存储管，完成比特1的写操作。

参见图3所示，对比特2进行写操作时，对源极加0V电压，对比特1的存储管加5V电压，对选择管加1.8V电压，对比特2的存储管加5V电压，对漏极加1.8V电压，电子流入比特2的存储管，完成比特2的写操作。

参见图4所示，对比特1和比特2进行擦除操作时，对源极加4V电压，对比特1的存储管加—5V电压，对选择管不加电压，对比特2的存储管加—5V电压，对漏极加4电压，电子从比特1和比特2的存储管流出，完成比特1和比特2的擦除操作。