[发明专利]半导体存储装置

说明书

技术领域

本发明涉及一种半导体存储装置，特别是涉及一种在内核测试模式期间使用并行输入/输出(I/O)接口或串行I/O接口来与外部装置进行数据通信的半导体存储装置。

背景技术

通常，包括随机存取存储器(RAM)的多数存储装置具有一具有多个I/O接脚组的单端口。该单端口被提供用于与外部芯片组进行数据交换。具有单端口的存储装置使用并行I/O接口以经由连接至多个I/O接脚的信号线来同时传送若干位的数据。亦即，经由多个I/O接脚来与外部装置并行地交换数据。

I/O接口为藉由经由信号线来连接具有不同功能的单元装置从而准确地传送I/O数据的电子机制及机械机制。应将在稍后描述的I/O接口理解为具有与上述I/O接口相同的意义。另外，信号线表示用以传送诸如地址信号、数据信号及控制信号的信号的总线。为便于解释，将信号线称为总线。

因为并行I/O接口经由若干总线来同时传送若干位的数据，所以其具有极好的数据处理效率(速度)。因此，并行I/O接口广泛用于需要高速的短距离传输。然而，因为并行I/O接口具有大量用于传送I/O数据的总线，所以在距离较长时产品成本增加。在多媒体系统的硬件方面，由于单端口的限制，所以必须独立地组态多个存储装置以支持各种多媒体功能。此外，在执行某一功能时，不可同时执行另一功能。

为了克服这些问题，已做出许多努力以使具有串行I/O接口的存储装置取代具有并行I/O接口的存储装置。鉴于与具有串行I/O接口的其它装置的兼容性的扩展，需要将半导体存储装置的I/O环境改变为串行I/O接口。另外，将诸如音讯或视讯处理器的应用装置嵌入于诸如高清晰度电视(HDTV)及液晶显示器(LCD)TV的显示装置中。因为这些应用装置需要独立的数据处理，所以愈加需要具有串行I/O接口以经由多个端口来传送数据的多端口存储装置。

作为参考，提出一种在申请日为2006年9月27日、名称为″MULTI-PORTMEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE″的共同拥有的待审美国申请11/528,970中披露的半导体存储装置。

图1为现有多端口存储装置的概念图。在图1中，说明具有四个端口及八个存储器组的多端口存储装置。该多端口存储装置具有一16位数据帧且执行64位预取操作。

该多端口存储装置包括第一至第四端口PORT0至PORT3、第一至第八存储器组BANK0至BANK3及BANK4至BANK7、第一全域数据总线GIO_OUT、第二全域数据总线GIO_IN，及第一至第八存储器组控制器BC0至BC7。第一至第四端口PORT0至PORT3在列方向上配置于内核区的中央部分以独立地与不同目标外部装置进行串行数据通信。第一至第八存储器组BANK0至BANK3及BANK4至BANK7在列方向上配置于端口PORT0至PORT3的上方及下方。第一全域数据总线GIO_OUT在列方向上配置于第一至第四存储器组BANK0至BANK3与第一至第四端口PORT0至PORT3之间以并行地传送数据。第二全域数据总线GIO_IN在列方向上配置于第五至第八存储器组BANK4至BANK7与第一至第四端口PORT0至PORT3之间以并行地传送数据。第一至第八存储器组控制器BC0至BC7控制第一及第二全域数据总线GIO_OUT及GIO_IN与存储器组BANK0至BANK7之间的信号传送。

具体的说，如图2所示，第一至第八存储器组BANK0至BANK7中的每一个包括一存储器单元阵列10、一列译码器11、一行译码器12、一均衡器(未图标)、一写入驱动器13及一数据总线读出放大器14。存储器单元阵列10包括配置成N×M矩阵(其中M及N为正整数)的多个存储器单元。第一至第八存储器组BANK0至BANK7将内核区二等分。亦即，第一至第八存储器组BANK0至BANK7以下述方式来对称配置：第一至第四存储器组BANK0至BANK3在列方向上配置于端口PORT0至PORT3上方，而第五至第八存储器组BANK4至BANK7在列方向上配置于端口PORT4至PORT7下方。数据总线为对应于行线的位线。