[发明专利]集成电路以及字符线驱动器

权利要求书

1.一种集成电路，其特征在于，包括：

第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应；以及

可控制的升压电路，耦接于该第一节点以及互补高电压电源供应，

当该第一或该第二信号触发至既定逻辑状态时，该第一节点被降压至逻辑低准位状态。

2.如权利要求1所述的集成电路，其特征在于，还包括既定数量的反向器，串接于该第一节点以及预期将被该集成电路所驱动的信号线之间。

3.如权利要求1所述的集成电路，其特征在于，该第一以及该第二信号译码的地址信号。

4.如权利要求1所述的集成电路，其特征在于，该第一降压电路包括至少一第一N型金属氧化物半导体晶体管，其具有栅极耦接至该第一信号、源极耦接至该Vss以及源极耦接至该第一节点。

5.如权利要求4所述的集成电路，其特征在于，该既定逻辑状态为逻辑高准位状态。

6.如权利要求5所述的集成电路，其特征在于，该可控制的升压电路包括第一以及第二串联的P型金属氧化物半导体晶体管，耦接于该第一节点以及该互补高电压电源供应之间，该第一串联的P型金属氧化物半导体晶体管的一栅极耦接至该第一信号，以及该第二串联的P型金属氧化物半导体晶体管的栅极耦接至该第二信号，当该第一或该第二信号触发至逻辑高状态时，该第一节点将停止被升压至该互补高电压电源供应。

7.如权利要求1所述的集成电路，其特征在于还包括：

第三以及第四信号，耦接至该第一以及该第二降压电路；以及

第五信号，耦接至该可控制的升压电路，

该可控制的升压电路包括至少一P型金属氧化物半导体晶体管，其具有源极以及源极耦接于该第一节点以及该互补高电压电源供应之间以及栅极耦接至该第五信号；且

该第一降压电路包括：

第一以及第二串联的P型金属氧化物半导体晶体管，耦接于该互补高电压电源供应以及该第一节点之间，其中该第一串联的P型金属氧化物半导体晶体管的一栅极耦接至该第一信号，以及该第二串联的P型金属氧化物半导体晶体管的一栅极耦接至该第三信号；以及

第一以及第二串联的N型金属氧化物半导体晶体管，耦接于该低电压电源供应以及该第一节点之间，其中该第一串联的N型金属氧化物半导体晶体管的栅极耦接至该第一信号，以及该第二串联的N型金属氧化物半导体晶体管的栅极耦接至该第四信号；且

该第二降压电路包括：

第三以及第四串联的P型金属氧化物半导体晶体管，耦接于该互补高电压电源供应以及该第一节点之间，该第三串联的P型金属氧化物半导体晶体管的栅极耦接至该第二信号，以及该第四串联的P型金属氧化物半导体晶体管的栅极耦接至该第四信号；以及

第三以及第四串联的N型金属氧化物半导体晶体管，耦接于该低电压电源供应以及该第一节点之间，该第三串联的N型金属氧化物半导体晶体管的栅极耦接至该第二信号，以及该第四串联的N型金属氧化物半导体晶体管的栅极耦接至该第三信号。

8.如权利要求7所述的集成电路，其特征在于，该第三以及该第四信号触发在不同的时间。

9.一种字符线驱动器，其特征在于，适用于假的双端口内存，该字符线驱动器包括：

第一以及第二降压电路，分别地由第一以及第二译码的地址信号所控制，且耦接于第一节点以及低电压电源供应之间；以及

可控制的升压电路，耦接于该第一节点以及互补高电压电源供应，

当该第一或该第二信号触发至既定逻辑状态时，该第一节点被降压至逻辑低准位状态。

10.一种字符线驱动器，其特征在于，适用于假的双端口内存，该字符线驱动器包括：

第一以及第二降压电路，分别地由第一以及第二译码的地址信号所控制，且耦接于第一节点以及低电压电源供应之间；

可控制的升压电路，耦接于该第一节点以及互补高电压电源供应；以及

既定数量的反向器，串接于该第一节点以及预期将被该字符线驱动器所驱动的字符线之间，

当该第一或该第二信号触发至第一既定逻辑状态时，该字符线被触发至第二既定逻辑状态。