[发明专利]集成电路以及字符线驱动器

说明书

技术领域

本发明有关于集成电路的设计，特别是有关于字符线驱动器的设计。

背景技术

半导体内存的核心部份包括至少一二维的内存单元数组，其中储存了信息。一般而言，字符线用来选取启动单元的列以及位线用来选取行，以存取，亦即读或写单元。当字符线以及一位被启动时，一个连接于其上的特定的内存单元被选取。

随着内存密度的增加，在字符线驱动器的数量或在单一字符在线的内存单元数量也将增加，在这两种情形下，字符线驱动器的整体尺寸将增加。大的字符线驱动器尺寸造成大量的漏电现象。事实上，在静态随机存取内存(SRAM)中，字符线驱动器的漏电现象约占了超过SRAM芯片的整体漏电的一半。

在双端口SRAM中，由于读取以及写入利用分别的字符线，因此字符线驱动器的数量将变为两倍。如此不仅增加一个芯片的漏电现象，也占用了较大的芯片区域。在一个假(pseudo)双端口临时文件例子中，速度不是那么重要，因此同时的读取以及写入可借由在一个周期中读取一个单元后再写入来实现。如此，只需要一字符线，且内存单元可为一般的六晶体管(6-T)SRAM单元。

因此，需要一种可触发(assert)字符线以在假双端口临时文件上进行读取或写入操作的字符线设计。

发明内容

有鉴于此，本发明的目的即在于提供一种集成电路(IC)的设计方式，特别是有关于字符线驱动器的设计方式。

基于上述目的，本发明提供一种集成电路。在依据本发明的实施例中，此集成电路包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应(Vss)；以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)，其中当该第一或该第二信号触发(assert)至既定逻辑状态时，该第一节点被降压至逻辑低准位(LOW)状态。

在另一实施例中，此集成电路为一种字符线(WL)驱动器，适用于假双端口内存。此字符线驱动器包括第一以及第二降压电路，分别地由第一以及第二译码的地址信号所控制，且耦接于第一节点以及低电压电源供应(Vss)；可控制的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)；以及既定数量的反向器，串接于该第一节点以及预期将被该字符线驱动器所驱动的字符线之间，其中当该第一或该第二信号触发至第一既定逻辑状态时，该字符线被触发至第二既定逻辑状态。

为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1显示现有8-T双端口静态随机存取内存(SRAM)单元的示意图。

图2A显示现有双端口内存模块的模块示意图。

图2B显示现有假双端口内存模块的模块示意图。

图3显示依据本发明第一实施例的假双端口内存模块的读-写字符线驱动器的示意图。

图4A至图4D显示如图3所示的本发明第一实施例的操作时序图。

图5显示依据本发明第二实施例的假双端口内存模块的另一读-写字符线驱动器的示意图。

图6显示应用于图5所示的读-写字符线驱动器中的驱动器选取电路的实作方式。

图7A至图7D显示本发明第二实施例的操作时序图。

其中附图标记说明如下：