[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及一种半导体结构和制造该结构的方法。更特别地，本发明涉及一种单或双镶嵌型互连结构，其中在电介质材料中的部件(feature)内，至少阻挡材料的阶梯覆盖度(step coverage)等于或大于100％。本发明还涉及制造这种半导体结构的方法。

背景技术

一般地，半导体器件包括多个电路，其形成在半导体基片上制造的集成电路。信号路径的复杂网络通常按照特定路线连接分布在基片表面上的电路元件。这些跨越器件的信号的有效路由要求形成多级或多层的方案，例如单或双镶嵌布线结构。布线结构典型地包含铜(Cu)，因为Cu基互连与铝(Al)基互连相比，可以在复杂半导体芯片上的大量晶体管之间提供更高速度的信号传输。

在一个典型的互连结构内，金属通路垂直通到半导体基片，金属线平行通到半导体基片。在当今的IC产品芯片中，通过将金属线和金属通路(例如导电部件)埋置在介电常数小于二氧化硅的电介质材料内，进一步提高了信号速度，并降低了相邻金属线内的信号(称作“串扰”)。

在当前的技术中，物理汽相沉积的(PVD)TaN和PVD Cu籽晶层分别用作Cu扩散阻挡和电镀籽晶，用于先进互连应用。然而，随着临界尺寸的降低，预期PVD基沉积技术将遇到保形(comformality)和阶梯覆盖度问题。这些进而导致在电镀例如中心和边缘空隙时出现填充问题，引起可靠性问题和产出率恶化。

因为传统的金属中性溅射沉积例如PVD的阶梯覆盖度差，所以开发了离子化等离子体沉积技术，其显著提高了PVD处理的保形限制。这种第二代物理溅射沉积包括离子化等离子体，并且已经在90nm和超高级互连应用中加以使用。在这种沉积处理中，离子化金属M⁺与中性金属M的比值典型地为大约200或更高。尽管能够提高阶梯覆盖度，但是这种现有技术在部件底部沉积的材料厚度大于侧壁。同样，为了满足部件侧壁处阻挡材料的最小量，现有技术在部件底部沉积了比需要量高得多的阻挡材料。增加的内衬体积分数降低了部件内可能获得的导电材料(也就是Cu)的总体积分数，因此降低了总体的电路性能。

随着集成电路临界尺寸(CD)持续降低，阻挡材料的厚度必须随着CD的降低而降低，以维持相当的电路性能。然而，上述的离子化等离子体处理总是使部件底部的阻挡材料覆盖度比部件侧壁厚。因此，上述的离子化等离子体处理总是在部件底部提供太多的阻挡材料，这对于降低先进半导体产品上的电阻是不利的。

因此，需要有一种新的方法，其能够提供一种部件侧壁上的阻挡覆盖度厚于部件底部的互连结构。注意，所有现有技术的沉积方法，包括传统的PVD、离子化等离子体PVD、化学汽相沉积(CVD)和原子层沉积(ALD)所产生的阶梯覆盖度，其中部件侧壁上阻挡材料的厚度(w_t)与部件底部阻挡材料的厚度(h_t)之比，例如w_t/h_t，小于100％。需要一种方法，其中阻挡材料厚度的w_t/h_t比值等于或大于100％。这对于技术的可扩展性而言是至关重要的。

发明内容

本发明提供了一种互连结构，其在部件侧壁上的阻挡材料覆盖度与部件底部的所述阻挡材料的厚度相比更厚，并提供了制造这种互连结构的方法。本发明的互连结构与其中阻挡材料通过传统的PVD处理、传统的离子化等离子体沉积、CVD或ALD加以形成的现有技术的互连结构相比，对于半导体工业而言具有更高的技术可扩展性。根据本发明，提供了一种互连结构，其在部件侧壁上阻挡材料的厚度(w_t)大于部件底部阻挡材料的厚度(h_t)。也就是说，本发明互连结构的w_t/h_t比等于或大于100％。

一般地讲，本发明提供了一种半导体结构，其包括：

电介质材料，其具有至少一个开口，所述至少一个开口包括延伸并与底壁部分相接触的侧壁；

材料堆叠，其至少包括位于所述至少一个开口内的扩散阻挡材料，覆盖所述侧壁和所述底壁部分，其中所述材料堆叠在所述侧壁上的厚度大于在所述底壁部分的厚度；和

导电材料，其位于所述至少一个开口内的所述材料堆叠上。

在一些本发明的实施例中，除了扩散阻挡材料之外，材料堆叠还包括金属籽晶层。在本发明的另一个实施例中，在先前段落中提到的电介质材料和材料堆叠之间的开口的侧壁上还有另外一个材料堆叠(扩散阻挡/籽晶层)。