[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明大体上涉及半导体器件处理技术，更特别地，涉及一种用于降低半导体横向边缘电容(lateral fringe capacitance)的结构及其形成方法。

背景技术

半导体工业中在给定的面积内形成越来越多电路器件，这一持续不断的趋势使得单个集成电路以及采用集成电路的电子器件的性能显著提高。在典型的集成电路中，单个集成电路元件或元件群一般通过金属化处理彼此电连接，在金属化处理中，沉积金属层并进行构图从而形成按照设计完成电路的金属线。在经过构图的金属层内形成的各个金属线通过称作层间电介质的层彼此隔离。这些层间电介质隔离金属线与其它金属线(不论位于相同的还是不同的金属层内)及其它电路元件之间发生不良的电接触。

典型的双镶嵌结构的制造过程如下：通过沉积电介质材料，经光刻和刻蚀限定线路和通道(via)，然后金属化以便填充该经过构图的线路和通道，对过多的金属进行抛光完成线路。在化学机械抛光(CMP)之后，表面接近平面，载流线路与相邻的线路隔离，从而完成电路。在这里，典型地对铜金属层进行盖顶，随后沉积电介质层。

然而，上述集成电路密度增加的一个不良副效应是给定金属层内相邻金属线之间存在寄生横向电容。这一不必要的电容会使电路性能变慢，因为会产生太多不需要的电荷，从而使必要电路元件处电荷的建立变慢。

图1图解了部分形成的传统集成电路器件100的剖面图。在层间电介质(ILD)层(例如二氧化硅)102中具有多个导电金属线104形成于其中。利用平面化步骤将金属填充材料104抛光直到ILD层102的顶部之后，在其上面形成一个电介质帽层106，例如NBLoK(氮掺杂碳化硅)。当ILD层102的介电常数的量级是大约2.5-3.0，NBLoK帽层的介电常数为大约6.0。

结构100相邻金属线104之间的横向电容(C)受到数个因素的影响，其中的两个是：(1)由于线路102之间ILD材料102导致的电容，和(2)由于所覆盖的NBLoK层106导致的边缘电容。尽管由于ILD材料102产生的电容能够通过用k更低的电介质代替二氧化硅加以降低，但是如果仅仅简单地替换NBLoK帽层则要困难得多，因为这个层行使大量的功能，使得难以用一种材料加以替换。

因此，如果能够使用某种方式，在保留使用介电常数较高的帽层的优点的条件下，降低金属线路内横向电容的边际贡献则是令人期待的。

发明内容

前面讨论的先前技术的缺点和缺陷可以通过一种用于形成半导体结构的方法加以克服或减轻。在一个示例性实施例中，该方法包括：在上面形成有硬掩模的层间电介质(ILD)层内限定多条导线，并使导线的填充材料凹陷到低于ILD层顶部的程度。在凹陷的填充材料的顶部形成一个保护性绝缘层，并在硬掩模层内限定一个穹形图形，借此除去保护性绝缘层。除去硬掩模层，从而将穹形图形转移到ILD层的顶部，并在ILD层和导线上面形成一个帽层，其中该帽层采用穹形图案的形式。

在另一个实施例中，半导体结构包括多条形成于层间电介质(ILD)层内的导线，和一个形成于ILD层和导线上面的非平面帽层，其中在导线之间的位置处，该帽层相对于导线抬高。

附图说明

参考示例图，其中在一些图中相似的元件用相似的数字标注：

图1是部分形成的传统集成电路器件的剖面图；

图2是图解用于降低半导体器件中横向边缘电容的方法的处理流程图；和

图3(a)-3(g)是根据图2所述方法用于降低横向边缘电容的半导体结构的剖面图。

具体实施方式

本文公开的是一种用于降低半导体器件的金属导线之间横向电容边缘分量的方法和结构。简而言之，形成一个穹形帽结构，从而在线路之间的位置处从金属线路的顶部物理地拱起一个k较高的帽层，借此降低器件的总体横向电容。

现在同时参考图2的流程图200和图3(a)-3(g)的处理程序，图解了制造穹形电容结构的方法。从图2的框202和图3(a)开始，通过CMP操作制造双(或单)镶嵌结构。特别地，ILD层302上面形成有硬掩模层303，随后构图线路304，线路304被导电材料(例如铜)填充。可以对用于使铜填充物平面化的特殊CMP处理进行改变或者不进行改变，以便保留硬掩模层303。