[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体装置及其制造方法。

背景技术

作为本发明背景技术的相关技术包括根据本申请人提交的日本专利申请2002-125412进行改进后的、与名称为“Siliconcarbide semiconductor device”的日本特开2003-318398号公报相对应的US2004/0217358A1。

该公开中的相关技术描述了一种半导体装置，该半导体装置的半导体衬底包括：N⁺型碳化硅衬底区；在该衬底区上形成的N^-型外延区；该半导体装置还包括N^-型多晶硅区，以由异质结互相连接外延区和N^-型多晶硅层的方式形成N^-型多晶硅区，以与半导体衬底的第一主表面接触，从而N^-型多晶硅层用作异质半导体区。该半导体装置还包括在外延区与N^-型多晶硅区之间的接合区附近通过栅绝缘层形成的栅极。N^-型多晶硅区连接到源极，N⁺型碳化硅衬底区具有用漏极形成的反面。

通过在将源极接地、对漏极施加预定正电压的状态下控制栅极的电位，具有这种配置的根据该相关技术的半导体装置用作开关。即，在栅极接地的状态下，对N⁺型多晶硅区与外延区之间的异质结施加反向偏压，从而在漏极与源极之间没有电流流过。然而，在对栅极施加预定正电压的状态下，产生了作用在N^-型多晶硅区与外延区之间的异质结界面上的栅电场(gatefield)，减小了异质结平面处的能量势垒相对于栅氧化膜的界面的厚度，从而允许电流在漏极与源极之间流动。

应当指出，所述专利公开等相关技术采用异质结区作为控制电流的截止和导通的沟道，因此根据功能基本以异质势垒的厚度设置沟道长度，从而可以获得低阻的导通特性。

发明内容

然而，在所述专利公开中描述的传统结构存在N^-型多晶硅区即异质半导体区与源极之间的连接处的接触电阻的减小受到限制的问题。此外，所述专利公开还描述了一种制造方法，其中，紧接在沉积多晶硅层之后将杂质注入该多晶硅层，在形成N^-型多晶硅区即异质半导体区与在该异质半导体区上形成源极之间的时段期间，在中间进行热处理伴随的处理。因此，使注入多晶硅区即异质半导体区的杂质扩散，以低于与源极接触的N^-型多晶硅区即异质半导体区的预定区域中的杂质浓度，从而还使异质半导体区与源极的接触电阻的减小受到限制。

实现本发明以解决相关技术中的这些问题。本发明的一个目的是提供一种可以减小异质半导体区与源极之间的接触电阻和异质半导体区中的导通电阻的半导体装置，以及容易地制造该半导体装置的制造方法。

为了实现该目的，本发明的第一方面提供一种半导体装置，该半导体装置包括：预定导电类型的半导体衬底；异质半导体区，其与半导体衬底的第一主表面接触，该异质半导体区包括能带隙与半导体衬底的能带隙不同的半导体材料；栅极，在与异质半导体区和半导体衬底之间的接合区接近的位置处通过栅绝缘层形成栅极；源极，其连接到异质半导体区；以及漏极，其连接到半导体衬底，其中，异质半导体区包括与源极接触的接触部分，该接触部分的至少一部分区域的导电类型与半导体衬底的导电类型相同，该一部分区域的杂质浓度高于异质半导体区中被布置为通过栅绝缘层面对栅极的栅极面对部分的至少一部分区域的杂质浓度，其中，所述栅极的导电类型与所述半导体衬底的导电类型不同。