[发明专利]一种存储器检错纠错编码电路及利用其读写数据的方法

说明书

技术领域

本发明涉及的是一种存储器件中ECC的实现方法，特别涉及的是从存 储器中读数据检错和纠错的方法，以及利用上述方法实现的写入存储器数据 的处理方法，最后是实现上述两种方法所对应的电路结构。

背景技术

随着集成电路的发展，存储单元将占据绝大部分的芯片面积。存储性能对芯 片的性能影响很大，因此需要保证存储数据百分之百的正确率。但是任何存储器 都面临可靠性及成品率的挑战，比如信噪比随着集成密度的增加而减小；宇宙射 线对存储单元造成的软错误；工艺的偏差和材料的缺陷导致存储器成品率降低等 等。因此需要一种有效的方法解决这些问题。

ECC(Error Checking and Correcting)是错误检查和纠正的含义。当存储单 元发生一个数据错误，ECC电路就会发现并定位这个错误，然后进行相应的纠错。 其不仅简单的用来纠正由射线引起的软失效和制造过程中产生的硬错误，也用来 纠正其它形式的错误。比如：环境恶化(电压波动，温度升高)引起数据错误；工 艺扰动引起参数变化，导致读写失败；其它一些随机错误等。

现有的ECC方法大多数不对G矩阵做优化，不对冗余数据作简化处理，当工 艺尺寸越来越小时，这种不经过上层预处理的ECC电路产生的“副作用”就突显出 来——电路复杂庞大，连线占用面积太大；冗余比特占用过多的存储器容量，从 而导致电路延时大，影响速度。

芯片的集成度越来越高，存储器模块的面积越来越大，ECC面临着如何提 高编码率使得校验位少占用存储器容量、器件尺寸达到深亚微米时如何简化外围 逻辑电路、加快电路速度等挑战。

为解决上述存在的缺陷，本发明的创作人员经过长期的研究和试验终于 获得的本发明所公开的技术方案。

发明内容

本发明的目的在于，提供一种存储器检错纠错编码电路及利用其读写数据的 方法，从而实现简化底层电路的布局布线，加快电路的运行速度、编码电路简化 程度明显、编码率大大提高。

为实现上述目的，本发明采用的技术方案在于，首先提供一种从存储器读数 据的错误检查和纠错方法，其包括的步骤为：

步骤a1：解码过程，其中所述的解码过程包括的步骤为：

步骤a11：从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所 述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对 应，校验位的位数与单位矩阵的列数相对应，其中G矩阵分为上下两部分，其中 一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每 四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同，伴随 式为每一数据位和校验位在H矩阵中具有相关性的数据进行异或的值；

步骤a12：取出的数据位和校验位根据G矩阵相关性特征，通过地址信息的 控制，从每四列中取出需要纠错的1位数据，将该数据和校验位以及所述伴随式一 起进入到纠错过程；

步骤a2：纠错过程，其包括的步骤为：

步骤a21：根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位 中的出错位，并纠正该出错位的逻辑值，获得正确的校验位和数据位；

步骤a22：输出正确数据位及校验位；

其次提供一种向存储器写入数据的方法，其利用了上述从存储器读数据的错 误检查和纠错方法实现的，其包括的步骤为：

步骤b1：解码过程，其中所述的解码过程包括的步骤为：

步骤b11：从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所 述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对 应，校验位的位数与单位矩阵的位数相对应，其中G矩阵分为上下两部分，其中 一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每 四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同；

步骤b12：取出的数据位和校验位送给接口电路，通过地址信息的控制，从每 四位数据中取出相应的1位数据，将该数据和校验位一起进入到纠错过程；

步骤b2：纠错过程，其包括的步骤为：

步骤b21：根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位 中的出错位，并纠正该出错位的值，获得校正后的校验位和数据位；

步骤b22：输出校正后的校验位和数据位；