[发明专利]采用两相不均衡时钟方案的乘法数字模拟转换电路及应用

说明书

技术领域

本发明涉及数字信号处理技术领域，尤其涉及一种乘法数字模拟转换电路(Multiplying Digital to Analog Circuit，MDAC)，以及应用该MDAC电路的低功耗的流水线模数转换器(Analog to Digital Circuit，ADC)。

背景技术

目前，随着数字信号处理技术在通信领域的广泛应用，高速调制解调器、宽带有线与无线通讯系统对中等精度、高速模数转换器的需求越来越大。在各种结构的ADC中，流水线ADC以其在速度、功耗和面积方面特有的折中优势而被广泛采用。

如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采样保持电路、若干个子级(STAGE1、STAGE2、……、STAGE k-1、FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端S/H电路和最后一级的低位快闪式ADC(即FLASH)外，其余各级(STAGE 1、STAGE2、……、STAGE k-1)均包含S/H电路、子数模转换器(SubDAC)、子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传统的流水线ADC结构中各子级的结构示意图。

在图2中，ph1和ph2是两相不交叠时钟，奇数级用ph1来控制采样，偶数级和前端S/H电路用ph2来控制采样，即相邻两级的控制时钟相是相反的。一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差放大器合为MDAC。

流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生B₁+r₁位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余差放大器中乘以2^r1，再被送入STAGE2进行处理，该过程重复一直到STAGE k-1级，最后一级仅进行模数转换，产生B_k位数字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理后输出最终的数字码。

高速高精度流水线ADC需要高速高精度的余差放大器，这对进行余差放大的运放提出了较高的要求，而对运放的精度和速度要求越高，运放的功耗越大，因此在运放功耗一定的条件下，减少运算放大器的个数对于减小整个ADC的功耗是非常有效的。

图3为传统的1.5比特/级运放共享MDAC电路的结构示意图，包括第一级MDAC和第二级MDAC。图4为传统的1.5比特/级运放共享MDAC电路的时钟方案，ph1和ph2为两相不交叠时钟，ph1和ph2的高电平时间基本相等，时钟信号ph1e和ph2e表示分别比ph1和ph2下降沿稍微提前。

在图3中，Cs1和Cs2为第一级MDAC的采样电容，Cf1和Cf2为第一级MDAC的反馈电容；Cs3和Cs3为第二级MDAC的采样电容，Cf3和Cf4为第二级MDAC的反馈电容。在ph1相，第一级MDAC进行采样，Cs1、Cf1的上极板接共模，底极板接输入信号in1，Cs2、Cf2的上极板接共模，底极板接输入信号in2；同时，第二级MDAC在进行余差放大，Cs3和Cs4的上极板接运放差分输入端，底极板接第二级子数模转换器(DAC)的输出，Cf3和Cf4的上极板接运放差分输入端，底极板接差分输出out1和out2。在ph2相，第一级MDAC进行余差放大，Cs1、Cf1的上极板接运放差分输入端，底极板接第一级子数模转换器(DAC)的输出，Cs2、Cf2的接运放差分输入端，底极板接差分输出out1和out2；同时，第二级MDAC进行采样，Cs3和Cf3的上极板接共模，底极板接第一级MDAC的输出out1，Cs4和Cf4的上极板接共模，底极板接第一级MDAC的输出out2。