[发明专利]减少存储元件间耦合效应的非易失性存储设备和相关方法

说明书

技术领域

本发明的实施例总体涉及一种非易失性存储设备。更具体地说，本发明的实施例涉及适应于减少非易失性存储设备中的存储元件间的耦合效应的技术。

背景技术

图1是包括了多个子存储器阵列的传统存储器阵列10的方框图。参考图1，存储器阵列10包括多个子存储器阵列，该多个子存储器阵列包括第一子存储器阵列11、第二子存储器阵列13、和在相邻子存储器阵列之间的沿位线方向(或列方向)形成的多个母线(strapping line)12。每个子存储器阵列11和13包括多个偶数位线和多个奇数位线。

图2是包括了图1中所描述的存储器阵列10的非易失性存储设备20的方框图。参考图2，非易失性存储设备20包括存储器阵列10、行解码器12、控制信号产生电路14、开关块16、和页缓冲器18。存储器阵列10中的子存储器阵列11包括偶数位线BLe1和BLe2、以及奇数位线BLo1和BLo2。类似地，存储器阵列10中的子存储器阵列13包括偶数位线BLe1’和BLe2’、以及奇数位线BLo1’和BLo2’。单元串15被分别地与偶数位线BLe1、BLe2、BLe1’和BLe2’以及奇数位线BLo1、BLo2、BLo1’和BLo2’相连接。每个单元串15典型地包括NAND(与非)串。

每个单元串15包括第一选择晶体管、第二选择晶体管、和在第一和第二选择晶体管之间串联连接的多个NAND闪速电可擦可编程只读存储器(EEPROM)单元。为便于解释，被连接于偶数位线的存储单元贯穿全文用“偶数存储单元”来表示，并且被连接于奇数位线的存储单元贯穿全文用“奇数存储单元”来表示。每个单元串15中所包括的每个NAND闪速EEPROM单元形成在P型区域或N型区域中。P型区域典型地形成于在P型衬底中所形成的N型势阱(N-type well)中，N型区域典型地形成在N型衬底中所形成的P型势阱中。

母线12包括用于施加电压到P型区域(或N型区域)的母线、用于施加电压到共源极线的母线、与虚设存储单元(dummy memory cell)相连接的位线、和用于接触的母线。每条母线12典型地以类似于与相应的单元串15相连接的位线的结构形成。

在存储器阵列10中所示出的存储单元是多级单元。换句话说，存储单元能通过调整存储单元的相应的阈值电压到不同级别，而能被编程以便存储多于一个位的数据。为便于描述，将描述用于存储2-位数据的多级存储单元。然而，一些多级单元可以存储多于2个位。在2-位数据中，高位将被称为第二页数据，低位将被称为第一页数据。

图3是描述图2中所描述的子存储器阵列11或13中的存储单元能够被编程的一个顺序的方框图。此处，存储单元以奇数和偶数页为单位来被编程。换句话说，被连接于相同字线的偶数存储单元在同一时刻被编程，且被连接于相同字线的奇数存储单元在同一时刻被编程。对子存储器阵列11或13中的存储单元进行编程的方法参考图1到图3被描述如下。

如图2所示，开关块16包括开关16-1到16-8，且页缓冲器18包括存储元件18-1到18-4。开关16-1、16-3、16-5和16-7响应于从控制信号产生电路14输出的第一控制信号，分别地连接子存储器阵列11和13中的偶数位线BLe1、BLe2、BLe1’和BLe2’与相应的数据存储元件18-1、18-2、18-3和18-4。类似地，开关16-2、16-4、16-6和16-8响应于从控制信号产生电路14输出的第二控制信号，分别地连接子存储器阵列11和13中的奇数位线BLo1、BLo2、BLo1’和BLo2’与相应的数据存储元件18-1、18-2、18-3和18-4。从而，如图3所示，根据第一和第二控制信号，程序操作或读取操作能在奇数存储单元或偶数存储单元上进行。存储单元以标记数字0到11所表示的顺序被编程。例如，第一页数据在连接于奇数位线的如标记数字“0”所表示的存储单元中被编程。然后，第一页数据在连接于偶数位线的如标记数字“1”所表示的存储单元中被编程。然后，第二页数据在连接于奇数位线的如标记数字“2”所表示的存储单元中被编程，等等。

图4是描述传统存储单元之间的耦合效应的概念图。耦合效应发生在一个或多个存储单元的阈值电压变化ΔVx导致其它例如相邻存储单元的阈值电压变化的情况下。例如，在图4中偶数存储单元被编程的情况下，由于偶数存储单元和奇数存储单元之间的耦合电容Cx，图4中奇数存储单元的阈值电压可能会变化。

耦合效应的量级能被粗略地按照耦合电容Cx和偶数存储单元的阈值电压变化ΔVx的组合的比例量化。例如，耦合效应的量级被粗略量化为2CxΔVx。