[发明专利]PLL电路及其干扰防止方法及搭载了此电路的光盘装置

权利要求书

1.一种在同一装置上至少构成第1及第2PLL(Phase Locked Loop)电路的PLL电路，其特征在于具备：

检测上述第2PLL电路的输出信号频率和给定的频率的差是不是第1阈值以下的检测器；以及

在上述差为上述第1阈值以下的场合，在比上述第1阈值大的第2阈值以下并且比上述第1阈值大的范围变更上述第1PLL电路的输出信号频率的频率设定电路。

2.根据权利要求1所述的PLL电路，其特征在于，上述给定的频率是基于上述第1PLL电路的输出信号频率而预先设定的固定的频率。

3.根据权利要求2所述的PLL电路，其特征在于，上述给定的频率是上述第1PLL电路的输出信号频率的整数倍或整数分之一。

4.根据权利要求1所述的PLL电路，其特征在于，上述检测器输入上述第1及第2PLL电路的输出信号，检测上述第1PLL电路的输出信号频率的整数倍或整数分之一的频率和上述第2PLL电路的输出信号频率的差是不是上述第1阈值以下。

5.根据权利要求1所述的PLL电路，其特征在于，上述第1阈值是根据上述第1及第2PLL电路的PLL频带而确定的。

6.根据权利要求1所述的PLL电路，其特征在于，上述第1PLL电路生成上述同一装置所用的系统锁定信号。

7.根据权利要求1所述的PLL电路，其特征在于，上述第2阈值是上述系统锁定信号的频率可变容许范围。

8.根据权利要求1所述的PLL电路，其特征在于，上述第2PLL电路的输出频率范围包含上述第1PLL电路的输出信号频率的整数倍或整数分之一的频率。

9.根据权利要求1所述的PLL电路，其特征在于，上述第1PLL电路具备确定上述第1PLL电路的输出信号频率的分频器，并且设计成可通过上述频率设定电路的控制来变更上述分频器的分频比。

10.根据权利要求9所述的PLL电路，其特征在于，通过上述频率设定电路的控制来设定上述分频器的分频比，使得上述第1PLL电路中的变更了的输出信号频率和变更之前的输出信号频率的差比上述第1阈值大，并且成为上述第2阈值以下。

11.根据权利要求9或10所述的PLL电路，其特征在于，

上述第1PLL电路具备：

按照从2个输入端输入的信号的相位差来输出输出信号的相位比较器；

以与上述相位比较器的输出信号中的低频成分信号的大小对应的频率进行振荡而输出输出信号的电压控制振荡器；

对输入参照时钟信号进行分频，将其从上述相位比较器的一方输入端输出的第1分频器；

对上述电压控制振荡器的输出信号进行分频，将其从上述相位比较器的另一方输入端输出的第2分频器；以及

对上述电压控制振荡器的输出信号进行分频，输出上述第1PLL电路的输出信号的第3分频器，

上述频率设定电路对上述第1、第2、第3分频器中的至少一个的分频比进行变更。

12.一种光盘装置，其特征在于，具备权利要求1～11中任意一项所述的PLL电路。

13.根据权利要求12所述的光盘装置，其特征在于，上述第2PLL电路跟随光盘的记录或再现中的数据的写入或读出频率而动作。

14.一种在同一装置上至少构成第1及第2PLL(Phase Locked Loop)电路的PLL电路的干扰防止方法，其特征在于，

检测上述第2PLL电路的输出信号频率和给定的频率的差是不是第1阈值以下，在上述差为上述第1阈值以下的场合，在比上述第1阈值大的第2阈值以下并且比上述第1阈值大的范围变更上述第1PLL电路的输出信号频率。

15.根据权利要求14所述的PLL电路的干扰防止方法，其特征在于，上述给定的频率是基于上述第1PLL电路的输出信号频率而预先设定的固定的频率。

16.根据权利要求15所述的PLL电路的干扰防止方法，其特征在于，上述给定的频率是上述第1PLL电路的输出信号频率的整数倍或整数分之一。