[发明专利]PLL电路及其干扰防止方法及搭载了此电路的光盘装置

说明书

技术领域

本发明涉及PLL电路、PLL电路的干扰防止方法及搭载了此PLL电路的光盘装置，特别涉及在同一装置上具备多个PLL(Phase LockedLoop)电路的场合的PLL电路间的噪声干扰防止技术。

背景技术

PLL电路可用于倍增、相位同步、时钟提取等用途。倍增用的PLL电路为根据低频率的基准时钟信号来产生高频率的时钟信号而广泛用于各种电子设备中。在各种电子设备中，也有采用具备多个PLL电路的时钟生成电路的。例如，光盘驱动用电路在同一装置上具有生成逻辑电路用的固定基准时钟的基准PLL电路和具有用于与光盘写入的多个倍速对应的可变频率范围的PLL电路。在具备这样的多个PLL电路的时钟生成电路中，有可能在可变频率范围内存在固定基准时钟输出频率的整数倍。在扫过可改变输出频率的PLL电路的输出频率而动作时，此PLL电路的输出频率在与基准PLL电路的输出频率的整数倍接近而进入了相互的PLL频带(PLL环频带)的场合，由于PLL电路间的寄生信号(スプリアス)等噪声干扰而成为跳动恶化的原因。

作为防止这样的PLL间的噪声干扰的技术，专利文献1中披露了在具有2系统的PLL频率合成器的频率合成器电路中，检测一方PLL电路的频率变化，控制另一方PLL电路的充电泵输出，使其一定，从而对PLL电路间的噪声干扰的影响加以抑制的技术。

还有，专利文献2中披露了在具有多个PLL系的PLL电路中，保持各比较基准信号的边沿差为给定值以上，从而防止PLL系的一方比较基准信号成分干扰另一方PLL系的技术。

专利文献1：特开2000-68829号公报

专利文献2：特开平10-56381号公报

发明内容

发明打算解决的课题

此处，在专利文献1中是使PLL电路中的充电泵输出为一定，抑制PLL电路的频率变动，从而抑制干扰所造成的频率变动。可是，不能抑制反馈到电压控制振荡器(VCO)的干扰所造成的噪声，因而不能抑制经由VCO的噪声成分所造成的频率变动。因此，会由于电路间的干扰所产生的寄生信号噪声等的干扰而产生不必要的噪声成分。即，干扰所造成的噪声主要作为电源噪声而传播，即便使充电泵输出为一定而减少电源变动(噪声)的影响，也不能抑制VCO的电源抖动所造成的跳动。

还有，在专利文献2中只是保持各比较基准信号的边沿差为给定值以上，因而彼此的PLL电路的输出信号频率会一致。因此，不能防止PLL电路之间的干扰，难以抑制PLL频带内的寄生信号噪声等的干扰。即，如上所述，在PLL频带内寄生信号噪声等的干扰使得跳动恶化，仅设置边沿差不能缓解PLL频带内的寄生信号噪声等的干扰。

本发明的课题在于抑制由于各个PLL电路的输出频率而产生的PLL频带内的寄生信号噪声等的干扰。

用于解决课题的方案

本发明的1个方面所涉及的PLL电路是在同一装置上至少构成第1及第2PLL电路的PLL电路，具备：检测第2PLL电路的输出信号频率和给定的频率的差是不是第1阈值以下的检测器；以及在差为上述第1阈值以下的场合，在比第1阈值大的第2阈值以下并且比第1阈值大的范围变更第1PLL电路的输出信号频率的频率设定电路。

本发明的1个方面所涉及的PLL电路的干扰防止方法是在同一装置上至少构成第1及第2PLL电路的PLL电路的干扰防止方法，检测第2PLL电路的输出信号频率和给定的频率的差是不是第1阈值以下，在差为上述第1阈值以下的场合，在比第1阈值大的第2阈值以下并且比第1阈值大的范围变更第1PLL电路的输出信号频率。

发明效果

根据本发明，在同一装置上由2系统以上的PLL电路构成的系中，进行控制，使得PLL电路相互的输出频率之间不会成为整数倍邻域，从而能防止PLL电路之间的干扰，抑制PLL频带内的寄生信号噪声等的干扰。图1是表示本发明的第1实施例所涉及的PLL电路的构成的框图。

附图说明

图1是表示本发明的第1实施例所涉及的PLL电路的构成的框图。

图2是表示PLL电路10、20的频谱特性的图。

图3是表示PLL电路10的输出频率的变更方法的图。

图4是表示本发明的第1实施例所涉及的PLL电路的动作的流程图。

图5是表示本发明的第2实施例所涉及的PLL电路的构成的框图。

图6是表示本发明的第2实施例所涉及的PLL电路的动作的流程图。

符号说明

10、20  PLL电路

11、16、17、27  分频器

12、22  相位比较器

13、23  充电泵