[发明专利]带厚栅极氧化层的多次可编程非易失性存储器件

说明书

优先权要求

本申请要求要求于2006年8月23日提交的美国专利申请No.11/508,771、于2006年8月2日提交的美国专利申请11/498,672、以及于2006年4月21日提交的美国临时专利申请No.60/793,770的优先权。这些申请各自援引包含于此。

技术领域

本发明的实施例涉及多次可编程(MTP)存储器件。

背景技术

被援引包含于此的美国专利No.6,271,560教示了一种可用CMOS兼容电压编程的浮栅雪崩型PMOS(FAMOS)器件结构作为非易失性存储元件的使用。该浮栅PMOS与作为写使能(enable)开关的NMOS晶体管串联设置。

被援引包含于此的美国专利No.6,157,574教示了通过添加浮栅多晶硅-多晶硅耦合电容器使得能进行擦除操作在多次可编程(MTP)模式下对可用CMOS兼容电压编程的FAMOS器件结构的使用。擦除操作是通过对耦合电容器的多晶硅-2板施加负电压脉冲来实现的。或者，擦除操作可通过对收容该浮栅器件的n阱施加高值正电压来实现。

被援引包含于此的美国专利No.6,137,723教示了将栅极氧化层用于p阱耦合电容以实现擦除操作。这种方法要求额外的隔离阱(第3阱)以使(向p阱施加的)负的单元擦除电压与衬底(在CMOS技术中通常为p型)隔离。或者，擦除操作可通过将高值正电压施加于收容该浮栅器件的n阱来实现。对包含与存取晶体管(access transistor)串联的FAMOS器件的n阱施加的高值正擦除电压被限制在低于P+N二极管的结击穿电压或栅极氧化层击穿电压(PMOS存取器件)或P+N和N+P二极管的串联组合的击穿电压(NMOS存取器件)。这限制了将用于MTP的现有单元应用于要求低于～12V的擦除电压的相对较薄的(小于10nm，3.3V的I/O器件)栅极氧化层。

由于许多CMOS技术使用并将继续使用其栅介电层厚度在10-15nm的范围内(要求～12V-～18V的擦除电压)的5V的I/O器件，，因此显然需要一种能够承受高值正擦除电压的MTP器件。

发明内容

本发明的诸实施例针对多次可编程(MTP)存储单元。根据本发明的一个实施例，一种MTP存储单元包括浮栅PMOS晶体管、高压NMOS晶体管以及n阱电容器。该浮栅PMOS晶体管包括形成该存储单元第一端子的源极，并包括漏极和栅极。该高压NMOS晶体管包括接地的源极、连接于PMOS晶体管漏极的延长的漏极、以及形成该存储单元第二端子的栅极。该n阱电容器包括连接于PMOS晶体管的栅极的第一端子、以及形成该存储单元第三端子的第二端子。该浮栅PMOS晶体管能存储一逻辑状态。可对该存储单元的第一、第二和第三端子施加各种电压的组合以编程、禁止编程、读取和擦除由该浮栅PMOS晶体管存储的逻辑状态。

根据特定实施例，该浮栅PMOS晶体管的栅极被形成在厚度范围为10nm到15nm且优选为至少12nm的栅极氧化层上。

该高压NMOS晶体管的栅极形成在栅极氧化层上。根据本发明的一个实施例，为了生产出高压NMOS晶体管，高压NMOS晶体管的延长的漏极由场氧化区或介电区与高压NMOS晶体管的栅极氧化层隔离。

根据本发明的一个实施例，用来存储逻辑状态的浮栅晶体管(也被称为存储晶体管)包括形成在衬底材料(例如p型衬底)中的第一传导类型阱(例如n阱)、生长在该n阱上的栅极氧化层以及在该氧化层上形成浮栅的多晶硅层。通过还对浮栅掺杂多晶硅p+的离子注入在该阱中形成隔开的第二传导类型的源极区和漏极区(例如p+区)。在该源极区和漏极区之间形成沟道区，在该沟道区上形成栅极氧化层，并在该栅极氧化层上形成浮栅。

根据一个实施例，还在衬底上形成用来存取存储晶体管的高压晶体管。更具体地说，该高压晶体管包括形成在衬底材料中的第一传导类型的第一阱(例如，n阱)以及形成在衬底材料中的第二传导类型的第二阱(例如p阱)两者。该高压晶体管的漏极由第一阱形成，而该高压晶体管的源极被形成在第二阱中。沟道区被限定在源极区和漏极区之间，其中该沟道处于第二阱中。在该沟道上形成栅极氧化层，其中栅极形成在该栅极氧化层上。在漏极区(更具体地说是在漏极区的欧姆缚点上)、栅极和源极衬底缚点区上形成硅化层以构成接触表面。隔离材料使硅化层与栅极隔离。根据一个实施例，隔离材料是至少部分地形成在第一阱中的场氧化层。在另一实施例中，隔离材料是使用例如掩模操作形成在第一阱的一部分上的介电区。