[发明专利]半导体装置及集成电路

说明书

技术领域

本发明涉及一种半导体装置，特别涉及一种电容组件对的设计与制造方法；更具体地说，本发明涉及用于设计与制造电容组件对的半导体装置及集成电路。

背景技术

在现代集成电路中，例如用于混合模式或射频产品的电路中，常使用一对具有相同电容值的电容组件。电容组件对的效能不匹配(mismatch)是影响后来数字信号准确性的因素，因此最好能提供具有高匹配电容值的电容组件对。

图1示出了传统的电容组件对，其包括第一电容组件C1及第二电容组件C2。电容组件C1及C2具有相同的设计。每一电容组件C1及C2包括交替放置的多个第一插指(finger)及多个第二插指。电容组件C1及C2的电容值部分取决于插指的长度与数量。可通过增加插指的数量和/或插指的长度来设计出较大的电容组件C1及C2。

然而，图1所示的电容组件对具有一些缺点。虽然电容组件C1及C2具有相同的设计，但是工艺对于位置环境而言是相当敏感的。举例而言，电容组件C1及C2其中一个位于靠近图案疏离区(sparse region)之处，而另一个位于靠近图案密集区(dense region)之处。不同的图案密度会引起图案负载效应(loading effect)，因而造成外观尺寸的改变。如此一来，电容组件C1及C2彼此便会出现不匹配的情形。一般而言，工艺的变异会随着电容组件C1及C2的电容值增加而增加。

为了解决工艺敏感性的问题，提供有改良的电容组件对，如图2所示。改良的电容组件对包含排列成二对二阵列的四个单元电容组件，而两个单元电容组件互相连接构成一个电容组件。每一单元电容交叉耦接(cross-couple)至另一单元电容组件。上述的布局方式有助于工艺敏感性的降低。

为了顺应集成电路尺寸缩小化，而使用新的集成电路制造方法。特别是镶嵌工艺，其广泛使用于0.18微米及以下的技术，并可使用于电容组件对的制造。镶嵌工艺通常是指形成介电层之后，在介电层中形成开口，在开口内填入铜金属或是铜合金，以及通过化学机械研磨(CMP)工艺对介电层及铜金属的表面进行平坦化。当电容组件对具有高电容值时，使用CMP工艺将使电容组件对的效能不匹配更为严重。因此，有必要寻求一种新的电容结构及其制造方法，用来改善效能不匹配的问题。

发明内容

有鉴于此，本发明目的在于提供用于设计与制造电容组件对的半导体装置及集成电路，以改善电容组件对的效能不匹配问题。

为了达到上述目的，本发明提供了一种半导体装置，其包括：第一电容组件及第二电容组件。第一电容组件包括彼此连接的多个第一单元电容组件，且每一第一单元电容组件具有第一单元电容值；而第二电容组件包括彼此连接的多个第二单元电容组件，且每一第二单元电容组件具有第二单元电容值，其中这些第一单元电容组件与第二单元电容组件具有相同的数量。这些第一单元电容组件与第二单元电容组件排列成一个阵列，并在每一列及每一栏中交替排置且总数均分别大于2。

为了达到上述目的，本发明还提供了一种集成电路，包括：电容组件阵列，其包括多个第一单元电容组件及多个第二单元电容组件，其中电容组件阵列中第一单位电容组件与第二单元电容组件总数量不小于6，且第一单元电容组件与第二单元电容组件在电容组件阵列的每一列及每一栏中交替排置。每一第一单元电容组件包括：第一共节点，包括第一导电排线及与其连接的多个第一插指、多个第二插指，每一第二插指分别位于第一插指中每两个之间并与其电性绝缘、以及第二导电排线，与第二插指相互连接。每一第二单元电容组件包括：第二共节点，包括第三导电排线及与其连接的多个第三插指、多个第四插指，每一第四插指分别位于第三插指中每两个之间并与其电性绝缘、以及第四导电排线，与第四插指相互连接。再者，第一单元电容组件的第一共节点相互连接、第二单元电容组件的第二共节点相互连接、第一单元电容组件的第二导电排线相互连接、以及第二单元电容组件的第四导电排线相互连接。