[发明专利]多晶硅控制的回蚀刻显示器

说明书

技术领域

本发明一般地涉及半导体功率器件。更具体地，本发明涉及一种改进的新型生产过程和器件结构，用来控制多晶硅从沟槽回蚀刻的深度，其中的一种应用是提供一种屏蔽槽栅，在硅顶面之下屏蔽槽栅具有精确的控制深度，能够精确地减少栅漏电容。

背景技术

减少DMOS器件中栅漏电容Cgd的常规技术仍然面临技术上的局限性和困难，特别是沟槽DMOS器件的结构中具有槽栅，在栅极与漏极之间的大电容(Cgd)限制了器件的转换速度。这个电容主要由耦合在槽栅底部与漏极之间的电场产生的。为了降低栅漏电容，在槽栅底部加入了一种改进的屏蔽栅槽(SGT)结构，使漏极与槽栅屏蔽。SGT结构的设计理念是将沟槽的底部与源极连接，这样就可以将槽栅与图1所示位于基片底部的漏极屏蔽。在槽栅底部使用这种SGT结构可以将原来的栅漏电容Cgd值减少一半，这样，在槽栅底部使用有这种SGT结构的DMOS器件的转换速度和转换效率就可以得到显著的改进。

正如美国专利5,998,833和5,126,807所介绍的那样，在高速转换应用中，也就是在槽的低端部分或固定到源电压时SGT扮演一个浮栅的作用时，屏蔽栅槽(SGT)MOSFET是一种有前途的解决方案。不过，存在于过程中的挑战在于控制浮栅的深度，避免MOSFET出现故障。为了这一原因，在生产过程中就必须十分谨慎，以便在使用这种结构时能实现对Cgd的改进。一种从栅槽底部对多晶硅的定时蚀刻(time-etch)就必须进行精确的控制。图1A显示了支撑在基片10上的一个DMOS器件，该基片10包括一层具有槽栅20的外延层15。槽栅20包括一个在沟槽中填有栅绝缘层45的多晶硅栅，在槽栅20下面，生成有一个隔开的屏蔽栅槽(SGT)结构30。这个屏蔽栅槽(SGT)结构30包括有多晶硅充填的、与具有绝缘层40的槽栅20隔开的槽底部空间。DMOS器件还进一步包括作为标准DMOS器件的体区和源区50和60，槽栅底部的深度，即图1A所示的D取决于在生成SGT结构30时槽顶部部分多晶硅的蚀刻速率。因此，对定时蚀刻必须进行仔细控制，方能控制D的深度。

图1B和图1C显示了在槽栅的下端部分生成SGT的加工步骤。在图1B中，槽中充填有多晶硅，在图1C中，对多晶硅的蚀刻过程进行了控制，以便从槽的顶部清除多晶硅，直至指定的深度，例如到达所需的D。不过，由于槽顶部部分多晶硅蚀刻速度的差异，槽底部深度D不可能得到精确的控制。由于这并不是终点蚀刻，这一过程本来就很难控制。因此，时间控制蚀刻仅仅只是一种选择而已。然而，蚀刻速率高度依赖于有效面积上槽的尺寸和整个的负载效应。因此，蚀刻时间都是因产品而异。由于形体尺寸缩小已成为当今的工艺趋势，对浮栅的蚀刻控制则是进一步的挑战和更加令人厌烦的工作。

如上所述，即使是对蚀刻过程进行精确的时间控制，多晶硅栅相对硅基片顶部表面的深度也不能做到足够精确的控制。除了蚀刻时间的长度之外，由于在槽栅底部的多晶硅蚀刻速度也取决于均能导致槽栅深度产生差异的几个参数，栅极深度的差异是难于控制的。可是，栅极底部深度的差异将直接影响包括栅漏电容在内的器件性能，栅极深度的差异还将进一步影响对器件通道进行控制的难度。除非采取特殊措施控制多晶硅从槽底部的蚀刻速度，从而控制槽栅的深度，降低栅漏电容是无法真正实现的。

所以，在功率半导体器件设计和生产领域，仍然存在着需要提供一种新的生产方法和器件结构的要求，使得在生成这种功率器件时上面所讨论到的问题和局限性能够得到解决。

发明内容

本发明的一个方面提供了一种新的、改进的、在生成SGT结构时使用多晶硅回蚀刻显示器以改善回蚀刻深度精度、具有屏蔽栅槽(SGT)结构的半导体功率器件。提供的多晶硅回蚀刻显示器既可以是数字化回蚀刻显示器，也可以是模拟显示器，用来提供一个回蚀刻时间范围，控制对槽的回蚀刻深度。通过在各种尺寸的显示器槽上进行回蚀刻运作，可以得到回蚀刻深度与槽尺寸和蚀刻时间之间的函数型关系或供查表使用的相互关系。通过使用列举有回蚀刻深度与槽尺寸的函数关系或表格，可以根据槽尺寸精确地查出一个回蚀刻时间，用来将多晶硅蚀刻到指定的深度。

因此，通过开凿多条槽宽连续变异的、充填有多晶硅的数字化沟槽或楔形槽，本发明的一个方面提供了一种回蚀刻显示器。就在实际生产过程开始之前的试运转中，使用干蚀刻的真实负载效应在这些回蚀刻显示器上进行了回蚀刻操作。这些显示器被用来监测时刻过程，控制回蚀刻深度，以便精确地控制清除的多晶硅的深度，实现了干蚀刻深度的精确控制。