[发明专利]串行接口设备和图像形成装置

说明书

技术领域

本发明涉及具有多个输入总线宽度的串行接口设备，并涉及使用这种串行接口设备的图像形成装置。

背景技术

在诸如数码照相机、数码摄影机或扫描仪之类的图像形成装置中，由图像传感器模块所获得的图像信号(象素信号)典型地并行输入设置在图像传感器模块附近的串行接口设备，然后在其中经过预定的图像处理。然后，仅将这样所获得的处理结果串行输出到中央处理单元(下面称为“CPU”)。

此外，作为上述图像传感器模块，近来提出了使用具有不同输出总线宽度的不同输出格式(例如YUV输出格式和RAW输出格式)的图像传感器模块。这是由于追求具有不同输入总线宽度以便支持不同输出格式的高度通用串行接口设备。

图4是示出了传统串行接口设备的示例的方框图。在该示例中，假设输入8比特或12比特的图像信号DATA。

在该传统串行接口设备中，以如下方式执行向线路存储块102写入图像信号DATA，即根据第一时钟信号PCLK，一次并行地以8比特或12比特来写入图像信号DATA。

另一方面，由线路存储读取块103以如下方式执行图像信号DATA的读取，即与所存储的图像信号DATA是包括8比特还是包括12比特无关，根据第二时钟信号FCLK，一次并行地以8比特来读取图像信号DATA。

结果，在8比特图像信号DATA存储在线路存储块102中的情况下，在第二时钟信号FCLK的每个脉冲处依次进行读取。然而，在存储了12比特图像信号DATA的情况下，读取执行如下。例如，在第二时钟信号FCLK的第一脉冲处读取第一图像信号DATA的低八位(7:0)，然后在第二时钟信号FCLK的第二脉冲处共同读取第一图像信号DATA的高四位(11:8)和第二图像信号DATA的低四位(3:0)，然后在第二时钟信号FCLK的第三脉冲处读取第二图像信号DATA的高八位(11:4)。

上述第二时钟信号FCLK是通过由PLL(锁相环)电路106将第一时钟信号PCLK乘以因子8然后由分频电路107将其频率除以8而获得的时钟信号。即，第二时钟信号FCLK与第一时钟信号PCLK基本相同。

另一方面，在并行/串行转换块104(下面称为“P/S块104”)中，将线路存储读取块103所读取的8比特并行数据PDATA转换为1比特串行数据SDATA。此时，P/S块104根据通过将第一时钟信号PCLK乘以因子8而获得的第三时钟信号PLLCLK，来执行这种转换。

从上述说明中可理解到，该传统串行接口设备使用线路存储块102来暂时存储图像信号DATA，以便在保持PLL电路106的乘法因子的同时处理12比特的输入，其中PLL电路106根据第一时钟信号PCLK而产生驱动P/S块104所需的第三时钟信号PLLCLK，该乘法因子在数值(即8)上适用于8比特的输入。

图5是示出了传统串行接口设备的另一示例的方框图。同样在该示例中，假设输入8比特或12比特的图像信号DATA。

该传统串行接口设备包括：用于处理8比特输入的第一电路组，包括P/S块204a(8比特数据→1比特数据)、PLL电路206a(乘以因子8)、和分频电路207a(频率除以8)；以及用于处理12比特输入的第二电路组，包括P/S块204b(12比特数据→1比特数据)、PLL电路206b(乘以因子12)、和分频电路207b(频率除以12)，其中第一电路组和第二电路组并联。利用这种配置，该传统串行接口设备通过根据输入的图像信号DATA是包括8比特还是包括12比特，利用开关208至211改变信号线路结构，来选择性地使用两个电路组之一。

与所述内容相关的其它传统技术的一些示例可参见JP-A-2000-324285(下面称为“专利文献1”)和JP-A-H10-289032(下面称为“专利文献2”)。

当然，利用图4和5所示的串行接口设备，可以将输入的图像信号DATA转换为1比特串行数据SDATA，而与其比特数无关，然后将其发送到下一级的设备。

然而，图4所示的串行接口设备具有以下缺点。在该串行接口设备中，P/S块104的并行/串行转换所需的第三时钟信号PLLCLK总是通过将第一时钟信号PCLK乘以因子8而产生的，并且相应地，线路存储读取块103的读取所需的第二时钟信号FCLK的频率总是与第一时钟信号PCLK相同。