[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，更具体地说，涉及一种包括叠层栅极结构的非易失性存储器和单层栅极结构的晶体管的半导体器件及其制造方法。

背景技术

与非易失性半导体存储器结合的逻辑半导体器件形成了多个产品领域，例如复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)以及现场可编程门阵列(FPGA，Field Programmable Gate Array)，并且因为其具有可编程特性，所以迄今已因其可编程特性形成了庞大的市场。

除了具有闪存单元之外，与非易失性存储器结合的逻辑半导体器件还具有集成在同一半导体芯片上的高性能逻辑电路的高电压晶体管和低电压晶体管，其中高电压晶体管用以控制闪存。闪存单元具有叠层结构的栅极，其中浮栅和控制栅彼此叠置，这不同于高电压晶体管和低电压晶体管的单层结构。因此，制造与非易失性存储器结合的逻辑半导体器件的工艺需要专用于形成叠层栅极结构的非易失性存储器晶体管，而不改变外围电路尤其是逻辑晶体管特性的工艺。

在通常的结合工艺中，非易失性存储器晶体管的浮栅由第一级导电膜(第一导电膜)形成，而非易失性存储器晶体管的控制栅和外围晶体管的栅极由第二级导电膜(第二导电膜)形成。然后，在非易失性存储器晶体管形成之后，形成外围晶体管，从而防止制造非易失性存储器晶体管的工艺影响逻辑晶体管的特性。按照形成栅极的工艺，在将存储单元区中的第二导电膜图案化以形成控制之后，再将外围电路区中的第二导电膜图案化以形成外围晶体管的栅极。

例如，在参考文献1(日本公开未审查专利申请No.Hei 10-209390)中描述了相关技术。

然而，本申请的发明人研究了与非易失性存储器结合的逻辑半导体器件的制造工艺，发现这种工艺导致以下缺陷：在将第二导电膜图案化以形成外围晶体管的栅极时，存储单元区中的第二导电膜受到蚀刻。

发明内容

本发明的目的是提供一种适用于与非易失性存储器晶体管结合的半导体器件的结构，其中非易失性存储器晶体管具有叠层结构的栅极而外围晶体管具有单层结构的栅极，并提供该半导体器件的制造方法。

根据本发明的一个方案，提供了一种半导体器件的制造方法，该半导体器件包括半导体衬底上的第一区、第二区以及环形第三区，所述第一区中形成第一晶体管，所述第一晶体管包括具有浮栅和控制栅的叠层结构的第一栅极，所述第二区中形成第二晶体管，所述第二晶体管包括单层结构的第二栅极，所述环形第三区位于所述第一区与所述第二区之间的边界部分，所述方法包括以下步骤：在所述半导体衬底的第一区、第二区以及第三区上方形成第一导电膜；除去所述第二区中的第一导电膜，同时将所述第一区和所述第三区中的第一导电膜图案化，使得所述第一导电膜的外部边缘位于所述第三区中；在所述半导体衬底的第一区中，形成覆盖所述第一导电膜的第一绝缘膜；在所述半导体衬底的第一区、第二区以及第三区上方形成第二导电膜；将所述第二导电膜图案化，以在所述第一区中形成所述第二导电膜构成的控制栅，同时保留所述第二导电膜，使得所述第二导电膜覆盖所述第二区并且位于所述第三区中，所述第二导电膜的内部边缘位于所述外部边缘的内侧；将所述第一区中的第一绝缘膜和第一导电膜图案化，以形成所述第一导电膜构成的浮栅；以及将所述第二区中的第二导电膜图案化，以在所述第二区中形成所述第二导电膜构成的第二栅极。

根据本发明的另一方案，提供了一种半导体器件，在半导体衬底上包括：第一区，其中形成第一晶体管，所述第一晶体管包括叠层栅极结构的第一栅极，所述第一栅极具有第一导电膜构成的浮栅和第二导电膜构成的控制栅；第二区，围绕所述第一区设置，在所述第二区中形成第二晶体管，所述第二晶体管包括所述第二导电膜构成的单层结构的第二栅极；以及环形第三区，位于所述第一区与所述第二区之间的边界部分中，所述第三区中形成有所述第一导电膜的图案。

根据本发明的再一方案，提供了一种半导体器件，包括：叠层栅极结构的第一晶体管，包括第一导电膜构成的浮栅和第二导电膜构成的控制栅，并形成于半导体衬底的第一区中；单层栅极结构的第二晶体管，形成于所述半导体衬底的第二区中；器件隔离绝缘膜，形成于所述半导体衬底的第三区中；以及所述第一导电膜和所述第二导电膜构成的叠层体，形成于所述器件隔离绝缘膜上，所述第三区位于所述第一区与所述第二区之间，并且形成于所述叠层体中的开口，穿过所述第二导电膜和所述第一导电膜，向下达到所述器件隔离绝缘膜。