[发明专利]信息处理板、信息处理系统及其更新标记的方法

说明书

技术领域

本发明涉及系统的标记结构，在该系统中处理器总线具有多个CPU核心，并且系统控制器具有看作是CPU中高速缓存副本的探测标记(snooptag)。

背景技术

通常，在访问主存储器速度低于CPU速度的情况下，高速缓冲存储器(cache memory)是用作提高吞吐量的装置。高速缓冲存储器通常位于CPU与主存储器之间，并且一般设置在CPU中。

当将高速缓冲存储器与主存储器中使用的存储装置(外存储器)进行比较时，高速缓冲存储器访问速度较高，但是容量较小。因此，高速缓冲存储器中存储的数据是外存储器中保存的所有数据的一部分。

如果高速缓冲存储器存储待读数据，则所述数据能以高速度被读出。然而，除非高速缓冲存储器中有待读数据，否则通过访问主存储器读出待读数据，并且数据以较低的速度被读出。

通过高速缓存(数据区或高速缓存数据)和标记存储器(标记区或高速缓存标记)来配置高速缓冲存储器，其中高速缓存(cache)存储主存储器中存储的一部分数据，标记存储器(tag memory)存储高速缓存中存储的数据的一部分地址(标记)。

通过对数据地址与标记存储器中的标记进行比较，通知处理器用于执行所需的数据是否被存储在高速缓存中。除非所需的数据被存储在高速缓存中，否则数据从主存储器被加载到高速缓存中，并且一部分数据地址作为新标记被加载到标记存储器中。为了将新标记加载到标记存储器中，需要清除不需要的或认为多余的标记。

标记存储器由多条路线(WAY)形成。在加载新标记之前，为了确定要清除的标记(以更新标记)，预先为标记分配LRU(最近最少使用)信息。

例如，当写入标记时，LRU信息生成电路生成表示该标记要被下一个替换的LRU信息，并且对应于该标记，该信息被写入到标记存储器中。因此，作为到标记存储器的读/写单元的线路(line)存储标记及该标记的LRU信息。当将新标记加载到标记存储器中时，利用填加给每个标记的LRU信息，补充WAY信息生成电路确定哪个标记要被补充到哪个路线。

匹配确定电路将处理器所需的(一部分)数据地址与标记存储器中存储的预定标记进行比较，并确定是否将数据存储在高速缓存中。

在确定之后，从标记存储器中读出的标记(的线路)被再次写到标记存储器。即，除非关于标记线路的LRU信息被重写到标记存储器，否则由于不能表明该LRU信息为反映确定结果的正确的LRU信息，所以在确定之后执行标记重写循环。然后，基于线路的命中/非命中结果，LRU信息生成电路生成新的LRU信息并将其存储在标记存储器中。由此进行使用LRU信息写入新标记的LRU控制。

图1示出具有通用多处理器结构的整个信息处理系统(芯片组)。在图1中，信息处理系统主要包括系统板10、输入/输出控制单元15、数据交叉开关17以及地址交叉开关16。系统板10包括系统控制器1、固件集线器11、CPU2、存储器控制器12、存储器13、CPU总线6以及固件集线器总线7。

CPU总线6将系统控制器1连接至CPU2。固件集线器总线7将系统控制器1连接至固件集线器11。数据交叉开关17是用于将数据发送至系统板10或从系统板10接收数据的总线。地址交叉开关16是用于将地址发送至系统板10或从系统板10接收地址的总线。

系统控制器1是一种控制CPU2与存储器13之间数据发送/接收的设备。固件集线器11存储固件。存储器控制器12控制存储器13的操作。

图2示出信息处理系统中的标记。在图2中，系统控制器1通过CPU总线6a、6b、6c和6d连接至CPU2a、2b、2c和2d。每个CPU2(2a、2b、2c和2d)均设有高速缓冲存储器。每个CPU2的高速缓冲存储器均配置有高速缓存标记3(3a、3b、3c和3d)和高速缓存数据区4(4a、4b、4c和4d)。

系统控制器1设置有与每个高速缓存标记3(3a、3b、3c和3d)对应的探测标记5(5a、5b、5c和5d)。

例如，当发生高速缓存失误时如果CPU2a发出读请求，系统控制器1确认作为读请求目标的数据是否由其它探测标记5b、5c和5d保存。当作为读请求目标的数据由其它探测标记5b、5c和5d保存时，系统控制器1从保存有该标记的探测标记5获取对应于替换请求的替换信息，并将该信息传送至CPU2a。然而，如果探测标记5没有保存作为读请求目标的数据，则系统控制器1从主存储器获取对应于读取请求的替换信息，并将该信息传送至CPU2a。