[发明专利]静电放电器件电路布局

说明书

技术领域

本发明涉及用于半导体集成电路的静电放电保护，以及更特别地，涉及用于静电放电保护电路的改进电路布局结构/图案及形成电路布局的方法。

背景技术

数个世纪以来，静电一直都是工业上的问题。从古代开始，人们采用简单的接地以及火花离子化的技术，以消除静电以及防止点燃可燃的物质。电子时代带来了静电和静电放电(ESD)相关的问题。随着电子器件的速度增加和体积缩小，它们对静电放电的敏感度也相对的增加。

静电是定义为由材料表面电子的不平衡所导致的电荷。静电放电是定义为在物体间不同电势的电荷转移。通过弱化或损毁，静电放电可以改变半导体器件的电特性。该静电放电损害可以是永久损毁或是延迟的损毁，将会导致该半导体器件无法工作或部分弱化以及遭遇过早的损毁。将会增加所伴随的修复、更换等成本。

保护集成电路免于静电放电的影响，已经引起广泛的注意。在这个领域的许多研究人员已经提出保护亚微米器件而不必增加任何的芯片面积的方法。由于芯片面积是半导体制造产品主要的成本决定因素，所以许多现代集成电路的电路布局规则需要加以修正。依据传统的电路布局规则，两相邻区域的距离，例如，导电型的墙与重掺杂区间的距离，特别是在高电压区域内占用许多的面积，例如，TFT驱动集成电路。在输入/输出(I/O)电路中最外围的静电放电电路器件，将会导致静电放电的灾难，假如该静电放电电路器件依旧遵循传统的电路布局规则。这将无法保护整个芯片抵抗静电放电，因为内部电路的击穿电压将会小于该输入/输出电路的击穿电压。另一方面，假如该静电放电电路器件遵循与内部电路相同的电路布局规则，当该集成电路没有连接至电路板，和/或关闭电源，和/或浮接时，这将会影响该静电放电电路的耐受性。

参照图1，其示出现有技术的重掺杂区在阱中的电路布局图案的实例。P型重掺杂区30以及N型重掺杂区40，分别形成在P型阱10以及N型阱20中。在P型重掺杂区的边缘300和N型阱边缘200之间的距离是S1。在N型重掺杂区的边缘400和N型阱边缘200之间的距离是S2。通常，S1和S2会保持相同的距离。

然而，为了缩减芯片的面积，需要调整内部电路的布局规则。因此，在输入/输出中的该静电放电器件，将无法正常的工作以保护内部电路免于功率噪声的损害。另一方面，减少S1和S2的距离以保护内部电路，将会影响集成电路在未与电路板连接，和/或关闭电源，和/或浮接的情形下，排除静电放电电流的能力。

发明内容

因此，本发明的目标是解决在内部电路中，介于导电性阱和重杂区之间的距离，短于在输入/输出电路中，介于导电性阱和重掺杂区之间的距离的问题。该问题导致内部电路的该pn阱结击穿电压，低于输入/输出电路的该pn阱结击穿电压。因此，该内部电路将会遭受陡峭电压脉冲的损害。

根据本发明的第一方面，提供一种电路布局图案，适用于在静电放电时保护电路，该电路布局包含：第一类型的第一重掺杂区，其在该第一类型的第一阱中，该第一重掺杂区包含有多个突出的顶端和多个凹陷的底端；以及第二类型的第二重掺杂区，其在该第二类型的第二阱中，该第二阱具有一第二阱边缘，该第二重掺杂区包含有多个突出的顶端和多个凹陷的底端，其中该第一重掺杂区的顶端面对于该第二重掺杂区的顶端，该第一重掺杂区的底端面对于该第二重掺杂区的底端，该第一重掺杂区的底端和该第二阱边缘之间的距离等于该第二重掺杂区的底端和该第二阱边缘之间的距离，该第一重掺杂区的顶端和该第二阱边缘之间的距离等于该第二重掺杂区的顶端和该第二阱边缘之间的距离，该第一重掺杂区的底端和该第二阱边缘之间的距离大于该第一重掺杂区的顶端和该第二阱边缘之间的距离。

根据本发明的第二方面，提供一种形成电路布局图案的方法，该方法包含：将第一类型的第一重掺杂区形成在该第一类型的第一阱中，其中该第一重掺杂区包含有多个突出的顶端和多个凹陷的底端；以及将第二类型的第二重掺杂区形成在该第二类型的第二阱中，其中该第二阱具有一第二阱边缘，该第二重掺杂区包含有多个突出的顶端和多个凹陷的底端，其中该第一重掺杂区的顶端面对于该第二重掺杂区的顶端，该第一重掺杂区的底端面对于该第二重掺杂区的底端，该第一重掺杂区的底端和该第二阱边缘之间的距离等于该第二重掺杂区的底端和该第二阱边缘之间的距离，该第一重掺杂区的顶端和该第二阱边缘之间的距离等于该第二重掺杂区的顶端和该第二阱边缘之间的距离，该第一重掺杂区的底端和该第二阱边缘之间的距离大于该第一重掺杂区的顶端和该第二阱边缘之间的距离。